ГОСТ Р МЭК 821-2000 Магистраль микропроцессорных систем для обмена информацией разрядностью от 1 до 4 байтов (магистраль VME)

ГОСТ Р МЭК 821-2000

ГОСУДАРСТВЕННЫЙ СТАНДАРТ РОССИЙСКОЙ ФЕДЕРАЦИИ

МАГИСТРАЛЬ МИКРОПРОЦЕССОРНЫХ СИСТЕМ ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ РАЗРЯДНОСТЬЮ ОТ 1 ДО 4 БАЙТОВ (МАГИСТРАЛЬ VME)

И мание официальное

БЗ 5-98/875

ГОССТАНДАРТ РОССИИ

Москва

ГОСТ Р МЭК 821-2000

Предисловие

1 РАЗРАБОТАН Нижегородским научно-исследовательским приборостроительным институтом «Кварц» (НН И ПИ «Кварц») и Научно-исследовательским институтом стандартизации и унификации (НИ ИСУ)

ВНЕСЕН Всероссийским научно-исследовательским институтом «Эталон»

2 ПРИНЯТ И ВВЕДЕН В ДЕЙСТВИЕ Постановлением Госстандарта России от 4апреля 2000 г. № 9()-ст

3 Настоящий стандарт содержит полный аутентичный текст международного стандарта МЭК821-91 «Магистраль микропроцессорных систем для обмена информацией разрядностью от 1 до 4 байтов ( Магистраль VMЕ )*

4 ВВЕДЕН ВПЕРВЫЕ

© ИИК Издательство стандартов. 2000

Настоящий стандарт не может быть полностью или частично воспроизведен, тиражирован и распространен в качестве официального издания без разрешения Госстандарта России

I!

ГОСТ Р МЭК 821-2000

Содержанке

I Область применения.......................1

I. I Назначение стандарта магистрали VMЕ................I

1.2 Элементы интерфейсной системы..................I

1.2.1 Основные определения....................1

1.2.1.1 Термины, используемые для описания механических конструкций магистрали VME.......................1

1.2.1.2 Термины, используемые для описания функциональной структуры магистрали VME...... 2

1.2.1.3 Типы циклов магистрали VME...............4

1.2.2 Основная структура магистрали VME...............5

1.3 Диаграммы, используемые в стандарте магистрали VME...........5

1.4 Терминология.......................7

1.4.1 Состояния сигнальных линий..................8

1.4.2 Использование звездочки ( * ).................8

1.5 Технические требования к протоколу.................8

1.5.1 Взаимосвязанные сигналы магистрали...............9

1.5.2 Широковещательные сигналы магистрали..............10

1.6 Примеры функционирования систем и пояснения.............10

2 Шина пересылки данных магистрали VME................10

2.1 Введение.........................10

2.2 Линии шины пересылки данных..................12

2.2.1 Линии адресации.....................12

2.2.2 Линии модификатора адреса..................13

2.2.3 Линии данных......................16

2.2.4 Линии управления шины пересылки данных.............16

2.2.4.1 Линия AS*.....................16

2.2.4.2 Линии DS0* и DSP..................16

2.2.4.3 Линия DTACK*...................17

2.2.4 4 Линия BERR*...................17

2.2 4.5 Линия WRITE*...................17

2.3 Функциональные блоки шины пересылки данных.............17

2.3.1 Задатчик.......................17

2.3.2 Исполнитель.......................19

2.3.3 Шинный таймер.....................20

2.3.4 Адресный монитор.....................21

2.3.5 Режимы адресации.....................22

2.3.6 Основные функциональные возможности пересылки данных........23

2.3.7 Возможности блочной пересылки................25

2.3.8 Функциональная возможность Чтение—Модификация—Запись........27

2.3.9 Возможности невыровненных пересылок..............28

2.3.10 Возможность использования цикла Только Адрес...........30

2.3.11 Взаимодействие между функциональными блоками шины пересылки данных . . 30

2.4 Типичные примеры работы....................31

2.4.1 Типичные циклы пересылки данных...............32

2.4.2 Конвейерная адресация...................36

2.5 Получение права на использование шины пересылки данных..........37

2.6 11равила и замечания по временном соотношениям сигналов шины пересылки данных . . 38

3 Шина арбитража.......................72

3.1 Основные принципы арбитража шины................72

3.1.1 Типы арбитража......................72

3.2 Линии шины арбитража.....................74

3.2.1 Линии запроса и предоставления шины...............75

3.2.2 Линия сигнала занятости шины (BBSY*)..............75

3.2.3 Линия очистки шины (BCLK*).................75

ill

ГОСТ Р МЭК 821-2000

3.3 Функциональные блоки.....................76

3.3.1 Арбитр.......................78

3.3.2 Запросчик.......................79

3.3.3 'Задатчик шины пересылки данных................80

3.3.3.1 Освобождение шины пересылки данных............80

3.3.3.2 Получение права на использование шины пересылки данных......81

З.З.З.З Дополнительная информация................81

3.4 Типичные примеры работы....................81

3.4.1 Арбитраж запросов шины двух различных уровней...........81

3.4.2 Арбитраж двух запросов шины на одной линии запроса..........85

3.5 Условия возникновения гонок между сигналами зап роса задатчика и предоставления шины арбитра.........................89

4 Шина приоритетных прерываний...................91

4.1 Введение.........................91

4.1.1 Систем ы п реры ван и й с од н и м обработч иком.............91

4.1.2 Распределенные системы прерываний...............91

4.2 Линии шины приоритетных прерываний................91

4.2.1 Линии запроса прерывания..................91

4.2.2 Линия подтверждения прерывания................93

4.2.3 Цепочка подтверждения прерывания (lACKINVIACKOUT*)........93

4.3 Функциональные блоки шины приоритетных прерываний. Общее описание.....94

4.3.1 Обработчики прерываний...................94

4.3.2 Прерыватель и его функции..................97

4.3.3 Формирователь цепочки подтверждения прерывания...........99

4.3.4 Возможности обработки прерывания...............100

4.3.5 Возможности запроса прерывания................100

4.3.6 Возможности пересылки информации статуса/идентификации........100

4.3.7 Возможность снятия запросов прерываний..............101

4.3.8 Взаимодействие между функциональными блоками шины приоритетных прерываний 103

4.4 Типичные примеры работы ....................104

4.4.1 Работа с одним обработчиком прерываний..............105

4.4.2 Работа распределенных систем прерывания.............105

4.4.2.1 Распределенные системы прерывания с семью обработчиками прерываний . 105

4.4.2.2 Распределенные системы прерывания с двумя—шестью обработчиками . .105

4.4.3 Типичный пример работы системы прерывания с одним обработчиком .... 105

4.4.4 Пример назначения приоритетов двум прерываниям в распределенной системе прерывания ........................110

4.5 Условия возникновения гонок...................112

4.6 Правила и замечания по временным соотношениям сигналов шины приоритетных прерываний ..........................ИЗ

5 Служебная шина.......................132

5.1 Введение.........................132

5.2 Сигнальные линии служебной шины.................132

5.3 Функциональные блоки служебной шины...............132

5.3.1 Формирователь системного тактового сип<ала.............132

5.3.2 Формирователь тактового сигнала последовательной магистрали.......132

5.3.3 Блок контроля питания...................132

5.4 Инициализация и диагностика системы................135

5.5 Контакты питания......................137

5.6 Резервная линия.......................138

6 Электрические характеристики магистрали VM Е..............138

6.1 Введение.........................138

6.2 Распределение питания.....................139

6.2.1 Технические требования к источникам питания постоянного тока.......139

6.2.2 Электрические параметры гнездовых и штыревых соединителей.......139

IV

ГОСТ РМЭК 821-2000

6.3 Электрические характеристики сигналов................140

6.4 Требования к характеристикам формирователей и приемников сигналов магистрали ... 140

6.4.1 Определение типов формирователей магистрали............141

6.4.2 Требования к характеристикам формирователей и нагрузок для всех линий . . . .141

6.4.2.1 Требования к характеристикам формирователей с тремя состояниями и нагрузок для сильноточных линий AS*. DS0*, DSI*..........141

6.4.2.2 Требования к характеристикам формирователей с тремя состояниями и нагрузок для стандартных л ин ий АО 1-АЗ I, D00-D31, АМО-АМ 5,1АСК*, LWORD*. WRITE*......................142

6.4.2.3 Требования к характеристикам формирователей с двумя состояниями и нагрузок для сильноточных линий SERCLK. SYSCLK. BCLR*......142

6.4.2.4 Требования к характеристикам формирователей с двумя состояниями и нагрузок для стандартных линий BG()OUT*-BG3OUT*/BG0IN*-BG3IN*.

1ACK0UT71ACKIN-..................143

6.4.2.5 Требования к характеристикам формирователей с открытым коллектором и нагрузок для линий BIW-BR3*, BBSY*, IRQP-1RQ7*, DTACK*. BERR*.

SYSFA1L", SYS RESET*. AC FAIL* и IACK*..........143

6.5 Межсоединения сигнальных линий объединительной платы..........144

6.5.1 Оконечные нагрузки....................144

6.5.2 Волновое сопротивление..................145

6.5.3 Дополнительные сведения...................147

6.6 Сигналы, определяемые пользователем................148

6.7 Формирователи и оконечные нагрузки сигнальных линий...........148

7 Требования к механическим конструкциям................149

7.1 Введение.........................149

7.2 Печатные платы модулей магистрали VME...............150

7.2.1 Платы модулей одинарной высоты................150

7.2.2 Платы модулей двойной высоты.................151

7.2.3 Соединители печатных плат модулей...............151

7.2.4 Компоновка модуля....................151

7.2.5 Ширина модуля......................152

7.2.6 Коробление печатной платы модуля, длина выводов и высота элементов . . . .152

7.3 Передние панели.......................152

7.3.1 Рукоятки.......................152

7.3.2 Крепление передних панелей..................153

7.3.3 Размеры передней панели...................153

7.3.4 Панели-заглушки.....................153

7.3.5 Эжекторы и инжекторы модулей.................154

7.4 Объединительные платы.....................154

7.4.1 Требования к размерам объединительной платы............154

7.4.2 Оконечные нагрузки сигнальных линий..............155

7.5 Сборка каркасов магистрали V.ME..................155

7.5.1 Каркасы и ширина гнезд...................155

7.5.2 Размеры каркаса.....................155

7.6 Соединители объединительных плат и модулей магистрам VME.........175

7.6.1 Распределение сигналов по контактам соединителей J1/PI.........175

7.6.2 Распределение сигналов по контактам соединителей J2/P2.........175

Приложение Л Словарь специальных терминов, используемых для описания магистрали VME . 177

Приложение В Описание сигналов на выходах соединителей магистрали VME......180

Приложение С Использование линий SERCLK и SERDAT*...........183

Приложение D Мегастабильность и ресинхронизация..............185

Приложение Е Допустимые поднаборы возможностей.............198

Приложение F Библиография.....................203

V

ГОСТ Р МЭК 821-2000

I крсчень рисунков

1.1 Элементы системы, определенные настоящим сгиизартом..........2

1.2 Функциональные блоки и шины, определяемые настоящим стандартом......6

1.3 Система обозначений, применяемых при изображении временной диаграммы сигналов . . 9

2.1 Схема взаимодействия шины пересылки данных с функциональными блоками ... 11

2.2 Схема взаимодействия задатчика с магистралью............18

2.3 Схема взаимодействия исполнителя с магистралью............19

2.4 Схема взаимодействия шинного таймера с магистралью...........20

2.5 Схема взаимодействия адресного монитора с магистралью..........21

2.6 Четыре способа размещения в памяти 32 разрядов данных..........28

2.7 Четыре способа размещения в памяти 16 разрядов данных..........29

2.8 Пример однобайтового цикла считывания..............32

2.9 Пример двухбайтового цикла записи................34

2.10 Пример четырехбайтового цикла записи..............35

2.11 Последовательность смены задатчика шины пересылки данных........37

2.12 Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР (Все типы циклов)............53

2.13 Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСН Ы Й МОН И ГОР. (I кресылка одного четного байта; пересылка одного нечетного байта; двухбайтовые пересылки; четырехбайтовые пересылки: невыровненные пересылки) 54

2.14 Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и .АДРЕСНЫЙ МОНИТОР. (Однобайтовые блочные пересылки; двухбайтовые блочные пе-ресылки; четырехбайтовые блочные пересылки)............55

2.15 Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и.АДРЕСНЫЙ МОНИТОР. (Однобайтовые циклы Чтение Модификация—Запись;двухбайтовые циклы Чтение Модификация ’Запись; четырехбайтовые пикты Чтение—Модификация—Запись) ......................56

2.16 Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Считывание байта (0); считывание байга (1); считывание байта (2); считывание байта (3); считывание байтов (0—2); считывание байтов (1—3); однобайтовое блочное считывание).......................57

2.17 Временная диаграмма пересыпки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и /АДРЕСНЫЙ МОНИТОР. (Считывание байтов (0—1); считывание байтов (2—3); считывание байтов (0—3); считывание байтов (1-2); двухбайтовое блочное считывание; четырехбайтовое блочное считывание) .......................59

2.18 Временная диаграмма пересыпки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОН ИТОР. ( Запись байта (0); запись байта (1); запись байта (2); запись байта (3); запись байтов (0—2); запись байтов (1 — 3); однобайтовая блочная запись).......61

2.19 Временная диаграмма пересылки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Запись байтов (0—1); запись байтов (2—3); запись байтов (0—3); запись байтов (1— 2); двухбайтовая блочная запись; четырехбайтовая блочная запись) .... 63

2.20 Временная диаграмма пересыпки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Однобайтовый пикт Чтение—Модификация—Запись)......„-65

2.21 Временная диаграмма пересыпки данных. ЗАДАТЧ И К. ИСПОЛ Н ИТЕЛ Ь и АДРЕСНЫ Й МОНИТОР. (Двухбайтовые циклы Чтение—Модификация—Запись; четырехбайтовые пикты Чтение—Модификация—Запись)..................66

2.22 Временная диаграмма адресного строба между циклами...........67

2.23 Временная диаграмма стробов данных между пиктами. За циклом, в котором оба строба данных устанавливаются низкими, следует цикл, в котором один или оба строба устанавливаются низкими.......................68

2.24 Временная диаграмма стробов данных между циклами. За циклом, в котором один из стробов данных устанавливается низким, следует цикл, в котором один или оба строба устанавливаются низкими.......................69

2.25 Временная диаграмма пересытки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и ШИННЫЙ ТАЙМЕР. (Цикл с тайм-аутом) ...................70

VI

ГОСТ Р МЭК 821-2000

2.26 Временная диаграмма передачи управления тиной пересылки данных. ЗАДАТЧИ К ... 71

3.1 Схема взаимодействия шины арбитража с функциональными блоками......73

3.2 Иллюстрация последовательных цепочек предоставления шины.........74

3.3 Схема взаимодействия арбитра с магистралью VME............76

3.4 Схема взаимодействия запросчика с магистралью VME............77

3.5 Алгоритм арбитража. Два запросчика, два уровня запросов...........82

3.6 Диаграмма последовательности арбитража. Два запросчика, два уровня запросов .... 85

3.7 Алгоритм арбитража. Два запросчика, один и тот же уровень запроса.......86

3.8 Диаграмма последовательности арбитража. Два запросчика, один и тот же уровень запросов 90

4.1 Схема взаимодействия шины приоритетных прерываний с функциональными блоками . . 92

4.2 Структурная схема системы прерывания с одним обработчиком........93

4.3 Структурная схема распределенной системы прерывания...........94

4.4 Последовательная цепочка IACKIN*/1ACKOUT*............95

4.5 Схема взаимодействия обработчика прерываний с магистралью VME.......96

4.6 Схема взаимодействия прерывателя с магистралью VME...........98

4.7 Схема взаимодействия формирователя цепочки подтверждения прерывания с магистралью VME..........................99

4.8 Освобождение линий запроса прерывания прерывателями типов ROAK и RORA . . . 102

4.9 Формирователь цепочки подтверждения прерывания и прерыватель в одном и том же модуле 103

4.10 Два прерывателя в одном и том же модуле...............104

4.11 Три фазы последовательности обработки прерывания............104

4.12 Два обработчика прерываний, каждый из которых контролирует одну линию запроса прерывания ..........................106

4.13 Два обработчика прерываний, каждый из которых контролирует несколько линий запроса прерывания........................106

4.14 Алгоритм работы системы прерывания с одним обработчиком..........107

4.15 .Алгоритм работы распределенной системы прерывания с двумя обработчиками прерываний 111

4.16 Временная диаграмма выбора прерывателя. ОБРАБОТЧИК ПРЕРЫВАНИЙ и ПРЕРЫВАТЕЛЬ. (Одно-, двух- и четырехбайтовые циклы подтверждения прерывания).....123

4.17 Временная диаграмма выбора прерывателя. ФОРМИРОВАТЕЛЬ ПЕНОЧКИ ПОДТВЕРЖ-

ДЕНИЯЯ ПРЕРЫВАЙ ИЯЯ. (Одно-.двух- и четырехбайтовые циклы подтверждения прерывания) ..........................124

4.18 Временная диаграмма выбора прерывателя. Участвующий ПРЕРЫВАТЕЛЬ. (Одно-, двух- и четырехбайтовые циклы подтверждения прерывания)............125

4.19 Временная диаграмма выбора прерывателя. Отвечающий ПРЕРЫВАТЕЛЬ. (Одно-, двух- и четырехбайтовые циклы подтверждения прерывания)............126

4.20 Временная диаграмма пересылки информации статуса/идентификации. ОБРАБОТЧИК ПРЕРЫВАНИЙ. (Однобайтовый никл подтверждения прерывания)........127

4.21 Временная диаграмма пересылки информации статуса/идентификации. ОБРАБОТЧИК ПРЕ

РЫВАНИЙ. (Двух- и четырехбайтовый циклы подтверждения прерывания) . . . .128

4.22 Временная диаграмма пересылки информации статуса/идентификации. Отвечающий ПРЕРЫВАТЕЛЬ. (Однобайтовый никл подтверждения прерывания).........129

4.23 Временная диаграмма пересылки информации статуса/идентификации.Отвечающий ПРЕРЫВАТЕЛЬ. (Двух- и четырехбайтовый циклы подтверждения прерывания).....130

4.24 Временная диаграмма работы цепочки подтверждения прерывания между циклами ФОР-

МИ РОВАТЕЛЬ ЦЕПОЧКИ ПОДТВЕРЖДЕНИЯЯ ПРЕРЫВАНИЯЯ, отвечающий ПРЕРЫ-ВАТЕЛ Ь и участвующий 11РЕРЫ ВАТЕЛ Ь................131

5.1 Схема взаимодействия служебной шины с функциональными блоками.......133

5.2 Временная диаграмма работы формирователя системного тактового сигнала......134

5.3 Схема взаимодействия блока контроля питания с устройствами магистрали VME . . . .134

5.4 Временная диаграмма работы блока контроля питания в случае отказа питания.....135

5.5 Временная диаграмма работы блока контроля питания при включении системы.....135

5.6 Временная диаграмма сигналов SYSRESET* и SYSFAIL*...........137

5.7 Опенка значения тока для контактов питания..............138

6.1 Уровни логических сигналов...................140

VII

ГОСТ Р МЭК 821-2000

6.2 Стандартные оконечные нагрузки магистрали..............145

6.3 11оперечное сечение микрополосковой сигнальной линии объединительной платы . . . 146

6.4 Зависимость волнового сопротивления.? от ширины сигнальной линии......146

6.5 Зависимость погонной емкости С„от ширины сигнальной линии........147

7.1 Каркас с модулями разной высоты.................156

7.2 Основные размеры печатной платы одинарной высоты............157

7.3 Основные размеры печатной платы двойной высоты.............158

7.4 Расположение соединителей на платах одинарной и двойной высоты........159

7.5 Поперечный разрез печатной платы, соединителя, объединительной платы и передней панели..........................160

7.6 Высота ЭРЭ, длина выводов, коробление печатных плат...........161

7.7 Передняя панель одинарной высоты, одинарной ширины...........162

7.8 Передняя панель двойной высоты, одинарной ширины............163

7.9 Крепежные угольники передней панели и размеры модуля одинарной высоты.....164

7.10 Крепежные угольники передней панели и размеры модуля двойной высоты.....165

7.11 Панель-заглушка одинарной высоты.................166

7.12 Панель-заглушка двойной высоты.................167

7.13 Габаритные и присоединительные размеры объединительных плат Л и J2.....168

7.14 Детальные размеры объединительных плат Л и J2............169

7.15 Габаритные и присоединительные размеры комбинированной объединительной платы J1/J2 170

7.16 Детальные размеры комбинированной объединительной платы JI/J2.......171

7.17 Расположение оконечных нагрузок вне объединительной платы (вил на объединительную плату сверху).......................172

7.18 Расположение оконечных нагрузок непосредственно на объединительной плате (вид на объединительную плату сверху) ....................173

7.19 Каркас на 21 гнездо......................173

7.20 Направляющие модулей.....................174

Перечень таблиц

2.1 Категории байтовых ячеек....................12

2.2 Использование сигналов DS0*, DS1*, Л01 и LWORD* для выбора байтовых ячеек ... 12

2.3 Колы модификатора адреса....................14

2.4 Использование линий данных для доступа к байтовым ячейкам.........16

2.5 Задатчики. Правила и разрешения для контроля и возбуждения сигнальных линий, отмеченных на рисунке 2.2 пунктиром ...................18

2.6 Исполнители. Правила и разрешения для контроля и возбуждения сигнальных линий, отмеченных на рисунке 2.3 пунктиром..................19

2.7 Использование мнемонического обозначения ВТО(х) для указания тайм-аута шинных тай-меров.........................20

2.8 Адресный монитор. Правила и разрешения для контроля сигнальных линий, отмеченных на рисунке 2.5 пунктиром....................21

2.9 Мнемонические обозначения режимов адресации..............22

2.10 Мнемонические обозначения основных возможностей пересылки данных......24

2.11 Мнемоническое обозначение возможностей блочных пересылок.........26

2.12 Мнемоническое обозначение возможностей цикла Чтение— Модификация—Запись .... 27

2.13 Пересылка 32 разрядов данных с использованием кратнобайтовых циклов......28

2.14 Пересылка 16 разрядов данных с использованием кратнобайтовых циклов......29

2.15 Мнемоническое обозначение возможности невыровненных пересылок......30

2.16 Мнемоническое обозначение возможности цикла Только Адрес.........30

2.17 Перечень временных диаграмм, определяющих работу задатчиков, отвечающих исполнителей и адресных мониторов (временные параметры указаны в таблице 2.22)......39

2.18 Определение мнемонических обозначений, употребляемых в таблицах 2.19—2.21 .... 40

VIII

ГОСТ РМЭК 821-2000

2.19 Использование адресных линий для выбора четырехбайтовой группы.......41

2.20 Использование DSO*. DSI*, Л01 и LWORD* во время различных циклов......42

2.21 Использование линий данных для пересылки данных............43

2.22 Значения параметров временных соотношений для задатчика, исполнителя и адресного монитора ..........................45

2.23 Значения параметров временнйх соотношений для шинного таймера........46

2.24 Задатчик. Правила и замечания по временном соотношениям.........46

2.25 Исполнитель. Правила и замечания по временном соотношениям........49

2.26 Адресный монитор. 'Замечания по временном соотношениям..........52

2.27 Шинный таймер. Правила по временном соотношениям..........53

3.1 Арбитры. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 3.3 пунктиром....................77

3.2 Запросчики. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 3.4 пунктиром.................78

4.1 Обработчик прерываний. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 4.5 пунктиром..............96

4.2 11рерыватели. I (равила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 4.6 пунктиром.................99

4.3 Использование мнемонического обозначения 1Н( )для описания возможностей обработки прерываний........................100

4.4 Использование мнемонического обозначения 1() для описания возможностей формирования запроса прерывания......................100

4.5 Мнемонические обозначения для описания возможностей по пересылке информации стату-са/идеитификаиии.......................100

4.6 Мнемонические обозначения для описания возможностей освобождения линии запроса прерывания ..........................102

4.7 Трехразрядный кол подтверждения прерывания..............НО

4.8 Перечень временнйх диаграмм, определяющих работу обработчика прерываний и прерывателя ..........................113

4.9 Перечень временнйх диаграмм, определяющих работу формирователя цепочки подтверждения прерывания .......................114

4.10 Перечень временнйх диаграмм, определяющих работу участвующего прерывателя . . .114

4.11 Перечень временнйх диаграмм, определяющих работу отвечающего прерывателя . . .114

4.12 Определение мнемонических обозначений, используемых в таблицах 4.13—4.15 . . . .114

4.13 Использование линий AOI— ЛОЗ и 1АСК* во время циклов подтверждения прерывания . .115

4.14 Использование линий DSP. DSO⁴. LWORD* и WRITE* во время циклов подтверждения прерывания........................115

4.15 Использование линий данных D00—D31 для пересылки информации статуса/илеитифика-ЦИН..........................116

4.16 Значения параметров временнйх соотношений для обработчиков прерываний, прерывателей и формирователей цепочки подтверждения прерывания...........116

4.17 Обработчик прерываний. Правила и замечания по временнйм соотношениям.....117

4.18 Прерыватель. Правила и замечания по временнйм соотношениям........119

4.19 Формирователь цепочки подтверждения прерывания. Правила и замечания по временнйм соотношениям.......................122

5.1 Правила возбуждения функциональными блоками сигналов в процессе включения и выключения питания.......................136

6.1 Технические характеристики питающих напряжений магистрали.........139

6.2 Требования к характеристикам формирователей и приемников сигналов магистрали . .141

6.3 Сводная таблица типов формирователей магистрали............148

7.1 Распределение сигналов по контактам соединителей Л/Р 1..........175

7.2 Распределение сигналов по контактам соединителей J2/P2..........176

1.2’ IX

ГОСТ Р МЭК 821-2000

Введение

Настоящий стандарт определяет магистраль, реализуемую на объединительной плате (объединительных платах) и обладающую высокими техническими характеристиками. Магистраль предназначена ятя использования в микрокомпьютерных системах, в которых задействованы один или несколько микропроцессоров.

Основой стандарта являются «-Общие технические требования на магистраль \ М Е». изданные группой изготовителей VME-магистральных изделий в августе 19X2 г. Магистраль VME состоит из следующих четырех субмагистралей (далее — шин): шины пересылки данных, шипы приоритетных прерываний, шины арбитража и служебной шины.

Шина пересылки данных выполняет Х-. 16- и 32-разрядные пересылки данных. Линии данных и адресов не мультиплексируются. Протоколы пересылки являются асинхронными. Пересылки полностью квитируются. Шина приоритетных прерываний обеспечивает прерывания в реальном времени. Передача управления магистралью выполняется шиной арбитража, которая позволяет реализовать алгоритмы кругового и приоритетного арбитража. Служебная шина обеспечивает синхронизацию в процессе включения и выключения питания. Требования к механическим конструкциям модулей, объединительных плат, каркасов и оболочек основаны на соответствующих требованиях Публикации МЭК 111.12|.

Перечень нормативной документации, на которую делаются ссылки в настоящем стандарте, приведен в ссылочных материалах.

Настоящий стандарт соответствует международному стандарту' МЭК Х21 (второе издание. 1991 г.).

X

ГОСТ Р МЭК 821-2000

ГОСУДАРСТВЕННЫЙ СТАНДАРТ РОССИЙСКОЙ ФЕДЕРАЦИИ

МАГИСТРАЛЬ МИКРОПРОЦЕССОРНЫХ СИСТЕМ ДИЯЯ ОБМЕНА ИНФОРМАЦИЕЙ РАЗРЯЯДНОСТЬЮ ОТ 1 ДО 4 БАЙТОВ (МАГИСТРАЛЬ УМЕ)

I ЕС 821 VME bus.

Microprocessor system bus lor 1 byte to 4 byte data

Дата введения 2001—01—01

1 Область применения

1.1 Назначение стандарта магистрали УМЕ

Настоящий стандарт устанавливает требования к интерфейсной системе, используемой для взаимного соединения устройств обработки, запоминания данных и управления периферией (в дальнейшем — устройств) в единый аппаратный комплекс, и предназначен для решения следующих задач:

- обеспечение обмена информацией между устройствами по магистрали без вмешательства во внутренние операции других устройств, сопряженных с этой магистралью;

- определение электрических и конструктивных характеристик системы, необходимых для проектирования устройств, которые будут иметь надежную и однозначную связь с другими устройствами. сопряженными с магистралью;

- установление протоколов, которые однозначно определяют порядок взаимодействия между магистралью и сопряженными с ней устройствами;

- введение терминов и определений, которые употребляются для описания системного протокола;

- предоставление существенной свободы проектирования, позволяющей разработчику оптимизировать стоимость и/или рабочие характеристики, не влияющие на системную совместимость;

- предоставление системы, в которой рабочие характеристики в основном ограничиваются устройствами, а не интерфейсной системой.

1.2 Элементы интерфейсной системы

1.2.1 Основные определения

Структура магистрали VME может быть описана с двух точек зрения: механической конструкции и функциональной структуры.

Конструктивные технические требования содержат данные о физических размерах каркасов, объединительных плат, передних панелей, модулей и т.д.

Функциональные технические требования содержат данные о принципах работы магистрали, функциональных блоков, задействованных в каждой операции, и правилах, которые определяют их поведение.

Данный раздел содержит не претендующие на строгость определения некоторых основных терминов, употребляемых для описания структурной схемы и механических конструкций магистрали VME

1.2.1.1 Термины, используемые для описания механических конструкций магистрали УМЕ объединительная плата (backplane): Печатная плата с 96-контактными соединителями и печатными сигнальными проводниками, которые соединяют соответствующие контакты этих соединителей. Некоторые системы магистрали VME имеют единственную печатную плату объединительную

Издание официальное

I »- IM4

1

ГОСТ Р МЭК 821-2000

плату Л. Она содержит печатные сигнальные проводники, требуемые для выполнения основных операций. Другие системы магистрали VM Е имеют также дополнительную печатную плату — объединительную плату J2. Она содержит дополнительные 96-контактные соединители и печатные сигнальные проводники, требуемые для пересылок данных и адресов повышенной разрядности. Наконец, третьи имеют комбинированную печатную плату — объединительную плату JI/J2. которая содержит печатные сигнальные проводники и соединители объединительных плат JI и J2.

модуль (board): Печатная плата с набором электрорадиоэлементов и одним или двумя 96-кон-тактными соединителями, которые могут сочленяться с соединителями объединительной платы.

гнездо (slot): Место перед объединительной платой (платами), куда помешается модуль для сочленения с соединителем (соединителями) этой платы. Если система имеет обе платы Л и J2 или комбинированную объединительную плату JI/J2, то каждое гнездо имеет два 96-контактных соединителя. Если система имеет только одну плату Л, то каждое гнездо имеет один 96-контактный соединитель.

каркас (subrack): Жесткая рамочная иссушая конструкция, обеспечивающая механическую поддержку модулей, вставляемых в объединительную плату, надлежащее сочленение соединителей, отсутствие контакта между соседними модулями, распределение охлаждающих воздушных потоков в системе и невозможность нарушения контакта между вставленными модулями и объединительной платой вследствие вибрации или ударов.

1.2.1.2 Термины, используемые для описания функциональной структуры магистрали УМЕ

На рисунке 1.1 приведена упрощенная схема функциональной структуры системы, содержащая сигнальные линии, интерфейсную логику объединительной платы и функциональные блоки.

Модуль цент раланого процасрора

Модуль паияти

Модула пмда-тялди

2

УсТМЙСТИ s€p©f< m ДЛИ!»».

Устройство iiiwiwwmu ^31На>

Устолктос «|рда смода данных

Рулкцис-игмые блог

НАПаНЫЙ блок.

ФуНКДО-илль-ый блок

Интесфейсная лоъкг обьвдииителы-а* спета

ИМГ0РФ41ЧММ логи га

О 5ь ОД И и ИТОГ»: но Д

Сингли» линии ^мпммАтм

Интерфейс сметами.

определяема» iucicim'» си-дарг:*

Ф>мкцро-ииьный блок

Функциональный блок

ИиторфОЙСНМ ЛОШЙ объединительной rwbl

Рисунок 1.1 — Элементы системы, определенные настоящим стандартом

ГОСТ Р МЭК 821-2000

интерфейсная логика объединительной платы магистрали VME (backplane interface logic): Определенная логика, учитывающая характеристики объединительной платы: полное сопротивление ее сигнальных линий, время распространения сигналов, значения оконечных нагрузок и т. д. Настоящий стандарт устанавливает правила проектирования такой логики с учетом максимальной длины объединительной платы и максимального количества гнезд для модулей.

функциональный блок (functional module): Совокупность электронных схем, расположенных на одном модуле магистрали VME и совместно выполняющих какую-то определенную задачу.

шина пересылки данных (data tansfer bus): Одна из четырех шин объединительной платы. Позволяет задатчикам устанавливать направление пересылок двоичных данных между ними и исполнителями.

цикл шины пересылки данных (data transfer bus cycle): 11оследователыюсть перепадов напряжения логических уровней на сигнальных линиях шины пересылки данных, которая реализует пересылку адреса или адреса и данных между задатчиком и исполнителем. Цикл шины пересылки данных подразделяется на две части:

- широковещательная пересылка адреса:

- пересылка данных, если она предусмотрена.

Предусмотрено 34 типа циклов шины пересылки данных. Они определены ниже в данном разделе.

задатчик (master): Функциональный блок, который инициирует циклы шины пересылки данных для пересыпки данных между ним и исполнителем.

исполнитель (slave): Функциональный блок, который обнаруживает циклы шины пересылки данных, инициируемые задатчиком, и. когда эти циклы предусматривают его (исполнителя) участие. осуществляет пересылки данных между собой и задатчиком.

адресный монитор (location monitor): Функциональный блок, контролирующий пересылки по шине пересылки данных с целью обнаружения обращений к ячейкам, которые ему подписано контролировать. Если происходит обращение к одной из этих ячеек, адресный монитор вырабатывает внутримодульный сигнал.

шинный таймер (bus timer): Функциональный блок, который выполняет отсчет времени каждой пересылки по шине пересыпки данных и завершает никл шины, если это время превышает разумные пределы. Без этого блока может возникнуть ситуация, при которой задатчик попытается выполнить операцию пересылки данных в/из какой-то несуществующей ячейки исполнителя и неопределенно долго ждать результаты. Шинный таймер предотвратит эту задержку завершением цикла.

шина приоритетных прерываний (priority interrupt bus): Одна из четырех шин объединительной платы магистрали VME, которая позволяет прерывателям посылать запросы прерывания обработчикам прерываний.

прерыватель (interrupter): Функциональный блок, формирующий запрос прерывания на шине приоритетных прерываний, а затем предоставляющий информацию статуса/идентификации по требованию обработчика прерываний.

обработчик прерываний (interrupt handler): Функциональный блок, обнаруживающий запросы прерывания, которые формируются прерывателями, и отвечающий на эти запросы требованием о предоставлении ему информации статуса/идентификации.

последовательная цепочка (далее — цепочка) (daisy—chain): Определенный тип сигнальной линии магистрали VME, используемой для распространения уровня сигнала от модуля к модулю, начиная с первого гнезда и кончая последним гнездом. Магистраль VME имеет четыре цепочки предоставления шины и одну цепочку подтверждения прерывания.

формирователь последовательной цепочки подтверждения прерывания (LACK (interrupt acknowledge) daisy-chain driver): Функциональный блок, устанавливающий в активное состояние цепочку подтверждения прерывания всякий раз, когда обработчик прерываний подтверждает запрос прерывания. Такая цепочка гарантирует пересылку информации о статусе/идентификации по шине пересылки данных только от одного прерывателя, лаже если запрос прерывания сформирован несколькими прерывателями.

шина арбитража (arbitration bus): Одна из четырех шин объединительной платы магистрали VME. Позволяет одному арбитру и нескольким запросчикам координировать порядок использования шины пересылки данных.

запросчик (requester): Функциональный блок, находящийся на одной плате с задатчиком или обработчиком прерываний и запрашивающий право на использование шины пересылки данных всякий раз, когда это потребуется его задатчику или обработчику прерываний.

i.r 3

ГОСТ Р МЭК 821-2000

арбитр (arbiter): Функциональный блок, который принимает запросы на использование шины от запросчиков и предоставляет управление шиной пересылки данных одновременно только одному запросчик.

служебная шина (utility bus): Одна из четырех шин объединительной платы магистрали VME. по которой перелаются периодические системные синхросигналы и сигналы, координирующие последовательность действий системы при включении и выключении питания.

формирователь системного тактового сигнала (system clock driver): Функциональный блок, подающий на служебную шину синхронизирующий сигнал частотой 16 М Гц.

формирователь тактового сигнала последовательной магистрали (serial clock driver): Функциональный блок, подающий периодический тактовый сигнал, который синхронизирует работу магистрали МЭК 823 |5|. Хотя стандарт магистрали VME определяет формирователь тактового сигнала последовательной пересылки и в нем предусматриваются две сигнальные линии на объединительной плате, используемые магистралью МЭК 823. протокол последней абсолютно не зависит от магистрали VME.

Технические требования к временным параметрам для формирователя тактового сигнала последовательной магистрали приведены в приложении С.

блок контроля питания (power monitor module): Функциональный блок, контролирующий состояние первичного источника питания системы магистрали VME и сигнализирующий о выходе параметров питания за пределы, гарантирующие надежную работу системы. Поскольку большинство систем запитываются от источника переменного тока, блок контроля питания обычно проектируется с возможностью обнаружения состояния обесточивания сети переменного тока.

модуль системного контроллера (system controller board): Модуль, размещаемый в гнезде 1 объе-линительной платы магистрали VME и имеющий в своем составе формирователь системного тактового сигнала, арбитр, формирователь цепочки подтверждения прерывания и шинный таймер. Некоторые контроллеры содержат также формирователь тактового сигнала последовательной пересылки либо блок контроля питания, либо то и другое.

1.2.1.3 Типы циклов магистрали УМЕ

цикл считывания (read cycle): Цикл шины пересылки данных, используемый для пересылки одного, двух, трех или четырех байтов от исполнителя задатчику. Цикл начинается, когда задатчик выполняет широковещательную пересылку адреса и модификатора адреса. Каждый исполнитель принимает адрес и модификатор адреса и проверяет, не он ли должен отвечать в этом цикле считывания. Если это так. он извлекает данные из своей внутренней памяти, помешает их на шину пересылки данных и подтверждает пересылку. После этого задатчик завершает никл.

цикл записи (write cycle): Цикл шины пересылки данных, используемый для пересылки одного, двух, трех или четырех байтов от задатчика исполнителю. Цикл начинается, когда задатчик выполняет широковещательную пересылку адреса и модификатора адреса и помешает данные на шину пересылки данных. Каждый исполнитель принимает адрес и модификатор адреса и проверяет, не он ли должен отвечать в этом цикле. Если это так. он запоминает эти данные и затем подтверждает пересылку. 11осле этого задатчик завершает цикл.

цикл блочного считывания (block read cycle): Никл шины пересылки данных, используемый для пересылки блока размером от I до 256 байтов от исполнителя задатчику. Эта пересылка выполняется с использованием ряда последовательных одно-, двух- или четырехбайтовых пересылок. После начата блочной пересылки задатчик не освобождает шину пересылки данных до тех пор. пока им не будут считаны все байты. Цикл блочного считывания отличается отряда из нескольких обычных циклов считывания тем. что задатчик только один раз (в начале цикла) выполняет широковещательную пересылку адреса и модификатора адреса. Затем при каждой пересылке исполнитель наращивает этот адрес, чтобы данные для следующей пересылки извлекались из следующей ячейки.

цикл блочной записи (block write cycle): Цикл шины пересылки данных, используемый для пересылки блока размером от I до 256 байтов от задатчика исполнителю. Эта пересылка выполняется с использованием ряда последовательных одно-, двух- или четырехбайтовых пересылок данных. Задатчик не освобождает шину пересылки данных до тех пор. пока не будут переданы все байты. Никл блочной записи отличается отряда из нескольких обычных циклов записи тем. что задатчик только один раз (в начале никла) выполняет широковещательную пересылку адреса и модификатора адреса. Затем исполнитель наращивает этот адрес при каждой пересылке, чтобы данные следующей пересылки записывались в следующую ячейку.

4

ГОСТ Р МЭК 821-2000

цикл Чтение—Модификация—Запись (read—modify—write cycle): Цикл шины пересылки данных, используемый задатчиком для обращения к ячейке исполнителя как п режиме считывания, так и в режиме записи при запрещении доступа к этой ячейке со стороны других задатчиков. Этот цикл очень полезен для мультипроцессорных систем, в которых определенные ячейки памяти используются для выполнения семафорных функций.

цикл Только Адрес (address—only cycle): Цикл шины пересылки данных, состоящий только из широковещательной пересылки адреса без пересылки данных. Исполнители не подтверждают такие никлы, а задатчики завершают такой никл, не ожидая подтверждения.

цикл подтверждения прерывания (interrupt acknowledge cycle): Цикл шины пересылки данных, инициируемый обработчиком прерываний, который выполняет считывание информации статуса/ идентификации от прерывателя. Обработчик прерываний вырабатывает этот никл всякий раз, когда обнаруживает запрос прерывания от прерывателя, а шина пересылки данных находится под его управлением.

1.2.2 Основная структура магистрали VME

Интерфейсная система магистрали VME состоит из интерфейсной логики объединительной платы, четырех групп сигнальных линий, называемых шинами, и набора функциональных блоков, которые могут быть сконфигурированы так. как это необходимо. Функциональные блоки взаимодействуют между собой, используя сигнальные линии объединительной платы.

Функциональные блоки, определенные настоящим стандартом, служат средством описания протокола магистрали и их не следует рассматривать как ограничение при проектировании интерфейсной логики. Например, разработчик может спроектировать логику, взаимодействующую с магистралью VME описанным способом, но использующую другие внутримодульные сигналы или контролирующую дополнительно другие сигналы магистрали VME. Модули магистрали VME можно проектировать из различных комбинаций функциональных блоков, определенных настоящим стандартом.

Функциональная структура магистрали VME подразделяется на четыре категории. Каждая состоит из шины и подсоединенных к ней функциональных блоков, выполняющих совместно свои конкретные задачи. Функциональные блоки и шины магистрали изображены на рисунке 1.2. Каждая категория функциональной структуры кратко описана ниже.

Шина пересылки данных. Устройства пересылают данные по шине пересылки данных, состоящей из магистральных линий данных, адреса и соответствующих управляющих сигналов. Функциональные блоки (задатчики, исполнители, прерыватели и обрабогшки прерываний) используют шину пересылки данных для обмена данными между собой. В этом процессе им оказывают содействие два других блока: шинный таймер и формирователь последовательной цепочки подтверждения прерывания.

Шина арбитража. Поскольку системы магистрали могут конфигурироваться с несколькими задатчиками или обработчиками прерываний, предусмотрен механизм, который упорядоченным способом выполняет передачу управления шиной пересылки данных от одного блока к другому и гарантирует соблюдение правила: в любой заданный момент времени только один из них управляет шиной пересылки данных. Передачу управления координируют функциональные блоки шины арбитража (запросчики и арбитр).

Шина приоритетных прерываний. Функциональная возможность приоритетных прерываний магистрали VME является средством, с помощью которого устройства могут запрашивать обслуживание от обработчиков прерываний. Эти запросы порываний могут быть подразделены по приоритету максимально на семь уровней. Прерыватели и обработчики прерываний используют сигнальные линии шины приоритетных прерываний.

Служебная шина. Служебная шина обеспечивает следующие функции: передачу периодических тактовых сигналов, выполнение операций инициализации и обнаружение отказов. Шина состоит из двух линий тактовых сигналов, линии сигнала системного сброса, линии сигнала системного отказа, линии сигнала отказа сети переменного тока и линии данных последовательной магистрали пересылки.

1.3 Диаграммы, используемые в стандарте магистрали VME

Для более наглядного описания протоколов магистрали VME используются три типа диаграмм, перечисленных ниже.

Временное диаграммы. Изображают временное соотношения между изменениями сигналов. Указанные временное параметры имеют минимальные и/или максимальные значения. Некоторые времен -

5

ГОСТ Р МЭК 821-2000

6

ГОСТ РМЭК 821-2000

nfle параметры определяют поведение интерфейсной логики объединительной платы, другие - поведение функциональных блоков в их взаимосвязи.

Диаграммы последовательностей. Аналогичны временной диаграмме, но показывают лишь временные соотношения взаимосвязи функциональных блоков. Они показывают последовательность событий, но не определяют соответствующие им временное параметры. Например, диаграмма последовательности может показать, что блок Л не сможет сформировать изменение состояния сигнала В до тех пор, пока он не обнаружит, что блок С изменил состояние сигнала D.

Схемы последовательностей. Показывают порядок следования событий, по мере того как они происходят во время работы магистрали VM Е. События формулируются словами и являются результатом взаимодействия двух или более функциональных блоков. Схемы последовательностей дают описание операций магистрали в последовательном порядке и одновременно показывают, как именно взаимодействуют функциональные блоки.

1.4 Терминология

Чтобы избежать путаницы и четко определить требования, нуждающиеся в согласованности, многие абзацы настоящего стандарта озаглавлены ключевыми словами, которые указывают на тип содержащейся в них информации. Это следующие слова:

- Привило

- Рекомендация

- Предложение

- Разрешение

- Замечание

В тексте за ключевым словом следуют числа, разделенные точкой и обозначающие: первое — номер раздела стандарта, второе — индивидуальный номер данного типа информации в разделе.

Любой текст, не имеющий в качестве заголовка перечисленных ключевых слов, является описательной частью структуры интерфейсной системы или ее работы. Он имеет описательную или повествовательную форму. Ниже приводятся указания по использованию ключевых слов.

Привило. Правила образуют основу данного стандарта и .могут быть представлены в виде текстов, рисунков, таблиц или чертежей. Все правда ДОЛЖНЫ СОБЛЮЛА ТЬСЯ неукоснительно с целью обеспечении совместимости изделии магистрали УМЕ. Правила характеризуются употреблением императивных оборотов с использованием модального глагола долженствования (ДОЛЖЕН, НЕ ДОЛЖЕН) и смыслового глагола в неопределенной форме, выделяемых в тексте прописными буквами и употребляемых в зтом виде исключительно для формулирования правил.

Рекомендация. Разработчику следует выполнять все рекомендации, содержащиеся в стандарте. Игнорирование рекомендаций может привести к возникновению тупиковых ситуаций или ухудшению характеристик системы. Магистраль VME разработана для реализации высокопроизводительных систем, но можно спроектировать систему, формально соответствующую всем правилам, но имеющую очень низкую производительность. Во многих случаях разработчику нужно обладать определенным опытом проектирования модулей, которые обеспечивали бы наивысшую производительность. Рекомендации основываются именно на таком опыте и дают разработчику соответствующую информацию для его освоения.

Предложение. Предложение содержит совет, который является полезным, но не имеет первостепенной важности. Прежде чем отвергнуть этот совет, разработчику предлагается его рассмотреть. Без приобретенного опыта некоторые решения при проектировании принимать очень сложно. Предложения имеют цель помочь разработчику в приобретении такого опыта. Некоторые предложения касаются проектирования модулей с возможностью их несложной переконфигурации для совместной работы с другим модулем или упрощения отладки системы и т.д.

Разрешение. В некоторых случаях правила не содержат специальных запретов по методам проектирования, однако разработчик может оказаться в затруднении, решая вопрос о правомерности применения этих методов и вероятности возникновения при этом каких-либо неожиданных проблем. Разрешение убеждает разработчика, что какой-то определенный подход является приемлемым и не вызовет никаких ошибок. Для формулирования разрешений употребляется модальный глагол МОЧЬ (МОЖЕТ. МОГУТ, МОЖНО), выделяемый в тексте разрешений прописными буквами. Глагол МОЧЬ в таком виде употребляется исключительно для этой цели.

Замечание. Замечания не содержат каких-то конкретных советов. Обычно они являются естественным продолжением только что рассмотренных вопросов. Они разъясняют смысл некоторых

ГОСТ Р МЭК 821-2000

правил и обращают внимание на те стороны, которые без этих разъяснений могут оказаться упущенными. Они содержат также обоснование введения определенных правил, чтобы разработчик понимал, по какой причине эти правота должны соблюдаться.

1.4.1 Состояния сигнальных линий

Настоящий стандарт устанавливает протоколы магистрали, описание которых дается в терминах логических уровней сигналов и их переходов с одного уровня на другой на линиях магистрали. Предполагается, что сигнал на любой линии всегда имеет один из двух уровней или находится в состоянии перехода между этими уровнями. При употреблении термина ВЫСОКИЙ подразумевается высокий уровень напряжения схем транзисторно-транзисторной логики (ТТЛ), термином НИЗКИЙ обозначается низкий уровень напряжения схем ТТЛ. Если напряжение изменяется между этими уровнями, то сигнал на линии находится в состоянии перехода (информация по пороговым напряжениям магистрали VME содержится в разделе 6).

На линии возможны два вида переходов сигнала, которые называются перепадами. Переход сигнала с низкого уровня на высокий называется положительным перепадом. Переход сигнала с высокого уровня на низкий называется отрицательным перепадом.

Техническими требованиями некоторых магистралей для этих перепадов устанавливаются максимальные или минимальные времена нарастания и спада сигнала. Однако проблема состоит в том. что разработчики модулей имеют мало возможностей контролировать эти времена. Если объединительная плата имеет большую нагрузку, времена нарастания и спада будут длительными. Если загрузка невелика, эти времена могут бьпь короткими. Даже если разработчики знают величины максимальной и минимальной нагрузок, все же потребуется время для лабораторных экспериментов, чтобы определить, какие формирователи сигналов обеспечат необходимые времена нарастания и спада. Эти времена являются результатом сложных взаимодействий ряда параметров, включающих волновое сопротивление сигнальной линии объединительной платы, величины ее оконечной нагрузки, внутреннее сопротивление источника формирователей и емкостную нагрузку сигнальной линии. Для выбора оптимального сочетания всех этих величин разработчику модулей необходимо изучить теорию линий передачи, а также некоторые специфические параметры формирователей и приемников, которые в документации большинства фирм-изготовителей обычно отсутствуют.

Учитывая изложенное, настоящий стандарт не устанавливает времена нарастания и спала. Вместо этого он определяет электрические характеристики формирователей и приемников и лает советы по проектированию объединительной платы. Он также информирует разработчиков, каким образом нагрузка магистрали для наихудшего случая повлияет на задержку распространения сигналов этих формирователей, чтобы еще до начата проектирования модуля они могли быть уверены в том, что требуемые временные соотношения будут соблюдены. Пользуясь этими рекомендациями, разработчики добьются надежной работы своего модуля при его взаимодействии с другими модулями магистрат VME для наихудших условий эксплуатации.

1.4.2 Использование звездочки (•)

В конце мнемонических обозначений сигналов при необходимости используется символ звездочки (♦). В этих случаях звездочка несет следующий смысл:

- звездочка в конце мнемонического обозначения сигнала, для которого имеет значение его уровень, показывает, что такой сигнал является истинным или достоверным, когда он установлен низким:

- звездочка в конце мнемонического обозначения сигнала, для которого имеет значение его перепад, показывает, что действия, инициируемые таким сигналом, происходят при его переходе с высокого на низкий логический уровень.

Замечание 1.1. Звездочка не применяется для асинхронно работающих сигналов SYSCLK (system clock) и SERCLK (serial clock). Между сигналами на этих линиях и другими сигналами магистрали фиксированных фазовых соотношений не устанавливается.

1.5 Технические требования к протоколу

Протокол магистрали имеет два уровня. Нижний уровень, называемый уровнем доступа к объединительной плате, состоит из интерфейсной логики объединительной платы, функциональных блоков служебной шины и функциональных блоков шины арбитража. Второй уровень, называемый уровнем пересылки данных, состоит из функциональных блоков шины пересылки данных и функциональных блоков шины приоритетных прерываний. Подразделение на уровни показано на рисунке 1.2.

Я

ГОСТ Р МЭК 821-2000

Замечание 1.2. Сигнальные линии, используемые функциональными блоками уровня пересылки данных, образуют особый класс, поскольку они возбуждаются в разные моменты времени разными функциональными блоками. Эти линии возбуждаются формирователями, которые в каждом функциональном блоке могут включаться и выключаться в зависимости от сигналов, формируемых на уровне доступа к объединительной плате. Очень важен строгий контроль за моментами времени включения и выключения формирователей, чтобы два формирователя не могли одновременно попытаться установить на одной и той же сигнальной линии два различных логических уровня. При определении момегиов времени их включения и выключения используется специальная система обозначений в виде временных диаграмм (см. рисунок 1.3).

Ликин НВ ■пвумдввтся

Линт нф ■ааЦмампя *н ИНЛ^ИД—НИ, носжтел на ЛИНИИ ш стабилен

Линия нмфждеетз» иснгнал Еттабилин

1Ъння НФ ■явуждавт^

Ж»

В магистрали используются два основных вила протоколов:

- протоколы замкнутого никла:

- протоколы открытого цикла.

Протоколы замкнутого пикта используют взаимосвязанные сигналы магистрали, а протоколы открытого цикла - широковещательные сигналы магистрали.

1.5.1 Взаимосвязанные сигналы магистрали

Взаимосвязанный сигнал магистрали посылается одним конкретным функциональным блоком в другой конкретный функциональный блок. Принимающий функциональный блок подтверждает получение сигнала. Взаимосвязь между двумя функциональными блоками длится до тех пор. пока сигнал не будет подтвержден.

Например, прерыватель может послать запрос прерывания, на который позже поступает ответ в виде сигнала подтверждения прерывания. Никаких временных ограничений при этом не устанавливается. Прерыватель не снимает запрос до тех пор. пока обработчик прерываний не подтвердит его.

9

ГОСТ Р МЭК 821-2000

Взаимосвязанные сигналы магистрали координируют исполнение внутренних функций системы и прог и во положи ость взаимодействию системы с внешними стимулирующими сигналами. Каждый взаимосвязанный сигнал имеет в рамках системы функциональный блок источника и функциональный блок назначения.

Особо важными взаимосвязанными сигналами являются строб адреса и стробы данных. Они взаимосвязаны с сигналами подтверждения пересылки данных и ошибки шины и координируют пересылку адресов и данных, которые являются основой всего информационного потока между функциональными блоками на уровне пересылки данных.

1.5.2 Широковещательные сигналы магистрали

Функциональный блок формирует широковещательный сигнал в ответ на какое-то событие. Протокол для подтверждения широковещательного сигнала не определен. Вместо этого предусмотрен механизм, обеспечивающий широковещательную передачу сигнала в течение минимально заданного времени, которое достаточно для его обнаружения всеми соответствующими функциональными блоками. Широковещательные сигналы могут быть сформированы в любой момент времени, независимо от любых других операций, выполняемых магистралью. Каждый из них посылается по своей специальной сигнальной линии. Примерами могут служить линии сигналов системного сброса и отказа сети питания переменного тока. Сигналы по этим линиям посылаются не какому-то конкретному функциональному блоку, а сообщают о возникновении особых условий всем функцио-нальным блокам.

1.6 Примеры функционирования систем и пояснения

Технические требования на протокол магистрали содержат подробное описание поведения различных функциональных блоков. В них рассмотрено, каким способом любой функциональный блок отвечает на какой-то сигнал без указания на происхождение сигнала. Из-за такой процедуры описания технические требования на протокол не дают полной картины. Чтобы помочь пользователю разоб-раться, настоящий стандарт содержит примеры типовых операций магистрали. В каждом таком примере приведена возможная последовательность событий, хотя возможны и другие последовательности. Существует опасность, что одновариантность последовательности событии в приведенных примерах будет восприниматься как единственно законный порядок операций, выполняемых магистралью. Во избежание такого неправильного восприятия все примеры приведены в повествовательной форме. Такое изложение противопоставлено строгому императивному стилю формулирования правил, обязательных для соблюдения соответствия настоящему стандарту.

2 Шина пересылки данных магистрали УМЕ

2.1 Введение

Магистраль УМЕ включает в себя высокоскоростную асинхронную параллельную шину пересылки данных. На рисунке 2.1 показана типичная система магистрали УМЕ. содержащая все функциональные блоки шины пересылки данных. Они выделены жирными линиями.

Задатчики используют шину пересылки данных для выбора ячеек памяти исполнителей, а также для пересылки данных в эти ячейки или из них. Некоторые задатчики и исполнители используют все линии шины пересылки данных, другие — только какое-то их подмножество.

Адресные мониторы отслеживают пересылку данных между задатчиком и исполнителями и вырабатывают внутримодульный сигнал всякий раз. когда осуществляется обращение к одной из байтовых ячеек, которую он контролирует. Например, он может просигнализировать своему внутри модул ь-ному процессору посредством запроса прерывания. В такой конфигурации, где процессорный модуль А производит запись в ячейку глобальной памяти магистрали УМЕ, контролируемую адресных! монитором процессора В. работа процессора В будет прервана.

После того, как задатчик инициирует цикл пересылки данных, он не завершит этот цикл до тех пор, пока не дождется ответа от отвечающего исполнителя. Асинхронный характер магистрали позволяет исполнителю тратить на ответ столько времени, сколько потребуется. Если исполнитель не в состоянии дать ответа из-за какой-то неисправности или при случайном обращении задатчика к ячейке, где нет исполнителя, вмешивается шинный таймер, позволяя циклу завершиться.

10

ГОСТ Р МЭК 821-2000

HReXOVQ НП1ЧНЧ1ГСНОИПХИЛ<|> Э Х1ЧНН8И IUIfN99d9U HWHfO КНШЭ|риОпНССЧ ек^о — I f KOHfolld

ГОСТ Р МЭК 821-2000

2.2 Линии шины пересылки данных

Линии шины пересылки данных подразделяются натри группы:

-линии адресации: Л01 — АЗ I (address lines 01—31),

АМО—АМ5 (address modifier lines 0—5),

DSO* (data strobe 0*).

DS I^е (data strobe 1*).

LWORD* (long word*);

- линии данных: DOO—D31 (data lines 00—31);

- линии управления: AS* (address strobe).

DSO*,

DS1*,

BERR* (bus error),

D EACK* (data acknowledge*), WRITE*.

Замечание 2.1. Два строба данных (DS0* и DS!*) выполняют двоякую функцию:

- их логические уровни используются для выбора байта (байтов), к которому (ым) осуществляется обращение;

- их перепады используются также в качестве синхросигналов для координирования пересылки данных между задатчиком и исполнителем.

2.2.1 Линии адресации

Наименьшей адресуемой единицей запоминающего устройства является байтовая ячейка. Каждой байтовой ячейке присваивается уникальный двоичный адрес. Каждая байтовая ячейка может быть отнесена к одной из четырех категорий в соответствии со значением двух младших разрядов ее адреса (см. таблицу 2.1).

Таблица 2.1 — Категории байтовых ячеек

Набор байтовых ячеек, адреса которых различаются только двумя младшими разрядами, называется четырехбайтовой группой или группой БАЙТЫ (0—3). За один цикл шины пересылки данных можно одновременно обратиться к части или ко всем байтам четырехбайтовой группы.

Задатчики используют адресные линии А02—A3I для выбора четырехбайтовой группы, к которой будет происходить обращение. Четыре дополнительные линии (DST, DS0*, А01 и LWORD*), в свою очередь, выбирают, к какой байтовой ячейке (ячейкам) в пределах этой четырехбайтовой группы происходит обращение во время пересылки данных. Используя эти четыре линии, задатчик может обращаться к одной, двум, трем или четырем байтовым ячейкам одновременно, как показано в таблице 2.2.

Таблица 2.2 — Использование сигналов DSO*. DSI*, АО! и LWORD* для выбора байтовых ячеек

12

Окончание таблицы 2.2

ГОСТ РМЭК 821-2000

Замечание 2.2. При установке обоих стробов данных низкими один строб данных может установиться низким несколько позднее другого. В этом случае уровни сигналов, указанные в таблице 2.2. подразумевают окончательно установившиеся уровни.

Замечание 2.3. Для данных уровней четырех сигнальных линий, указанных в таблице 2.2. возможны 16 комбинаций. Из этих 16 две комбинации являются запрещенными и не используются (см. правило 2.1).

Прочим 2.1. Задатчики НЕ ДОЛЖНЫ ФОРМИРОВАТЬ циклов шины пересылки данных в случаях, когда окончательные уровни сигналов DSO*. DSI*, АО/ и LWORD* составляют одну из следующих запрещенных комбинаций:

Разрешение 2.1. Когда задатчик обращается к байтовым ячейкам Ь\Й ГЫ (1—2) (см. таблицу 2.2). он МОЖЕТ сформировать на короткое время в виде переходных состояний одну из двух комбинаций, приведенных в правиле 2.1 (т.е. в то время, как один строб данных перейдет на низкий логический уровень, а другой на него не перейдет).

Замечание 2.4. Всякий раз, когда задатчик устанавливает LWORD* низким и Л01 высоким, он устанавливает оба строба данных низкими (любая другая комбинация является запрещенной). Проектировщики модулей могут воспользоваться этим обстоятельством .тля упрощения логической схемы исполнителей.

Разрешение 2.2. С целью упрощения требуемой схемы исполнители, отвечающие на какие-либо никлы, в которых происходит обращение к байтовым ячейкам БАЙТЫ (1—2) (см. таблицу 2.2), МОГУТ быть спроектированы без логики, отличающей эти циклы от двух запрещенных циклов, указанных в правиле 2.1.

2.2.2 J1 инии модификатора адреса

Имеется шесть линий модификатора адреса. Они позволяют задатчику отправлять дополнительную двоичную информацию исполнителю во время циклов шины пересылки данных. В таблице 2.3 указаны все 64 возможных кода модификатора адреса, которые подразделены на три класса.

а) Определяемые стандартом, которые включают:

- коды модификатора адреса короткой адресации, указывающие, что для выбора группы БЛИТЫ (0—3) используются адресные линии Л02—А15;

- колы модификатора адреса стандартной адресации, указывающие, что для выбора группы БАЙТЫ (0—3) используются адресные линии А02—А23;

- колы модификатора адреса расширенной адресации, указывающие, что для выбора группы БАЙТЫ (0—3) используются адресные линии Л02—Л31.

б) Зарезервированные коды.

в) Коды, определяемые пользователем.

ГОСТ Р МЭК 821-2000

Таблица 2.3 — Коды модификатора адреса

14

Окончание таблицы 2.3

ГОСТ РМЭК 821-2000

Привило 2.2. Коды, указанные в таблице 2.3. за исключением кодон, определяемых пользователем, НЕ ДОЛЖНЫ ИСПОЛЬЗОВА ТЬСЯ в иных целях, чем это указанно.

Правило 2.3. Исполнители НЕ ДОЛЖНЫ О ТВЕЧА ТЬ на зарезервированные коды модификатора адреса.

Замечание 2.5. Зарезервированные коды адресного модификатора предназначены для расширения в будущем функциональных возможностей системы. Если исполнители отвечают на такие коды, это может привести к их несовместимости с тем их конкретным использованием, которое будет определено позднее.

Разрешение 2.3. Коды, определяемые пользователем. МОГУТ использоваться для любых целей, которые сочтут нужными фирмы-изготовители и пользователи модулей (переключение страниц памяти, защита памяти, идентификация задатчика или задачи, привилегированный доступ к ресурсам и тд.).

Рекомендация 2.1. Чтобы позволить пользователям приспособить для своих нужд определяемые ими коды модификатора адреса, необходимо дешифровать их удобным способом в модулях исполнителей. Далее пользователи могут конфигурировать модуль, выполняя любое декодирование, которое необходимо их системе.

Замечание 2.6. Удобным средством декодирования колов модификатора адреса являются устанавливаемые в панельки на плату программируемые устройства.

Предложение 2.1. В тех случаях, когда исполнители содержат программируемые элементы (например. ППЗУ или ПЛМ). устанавливаемые в панельки на платы, предлагается эти элементы программировать так. чтобы указанные типы исполнителей отвечали на следующие коды модификатора адреса:

исполнители А16 (address lines AOI—AI5) с функцией

D08(O) (data lines 00-07. odd),

D08(EO) (data lines D(W D07/DDS -D15 even/odd),

DI6 (data lines DOO—DI5) или

D32 (data lines D00-D3I): 29. 2D;

исполнители A24 (address lines AOI—A23) с функцией

D08(O), DOSt EO).

D16 или D32 : 39, ЗА, 3D и ЗЕ;

исполнители А32 (address lines AOI—A3I) с функцией

D08(O). DOS(EO),

D16 или D32 : 09. 0A, 0D и OE;

исполнители Л24 с функцией BLT (block transfer): ЗВ. 3F;

исполнители A32 с функцией BLT : OB. OF.

Мнемонические обозначения AI6, А24 и А32 определены в таблице 2.9. a D08(O). DOS(EO). DI6. D32 и BLT - в таблицах 2.10 и 2.11.

15

ГОСТ Р МЭК 821-2000

2.2.3 Л и и ни да и и ы х

Системы можно построить с двумя конфигурациями объединительной платы; первая обладает 16 линиями данных (DOO—DI5), вторая - 32 линиями данных (DOO D31). Конфигурация объединительной платы, имеющей 16 линий данных, позволяет задатчику обращаться одновременно только к двум байтовым ячейкам, тогда как объединительная плата с 32 линиями данных позволяет задатчику одновременно обращаться к четырем байтовым ячейкам. Когда задатчик выбрал одну, две. три или четыре байтовые ячейки в соответствии с методом, приведенным в 2.2.1. он может пересылать данные между собой и этими ячейками по линиям данных. Таблица 2.4 показывает, как используются линии данных для доступа к байтовым ячейкам.

Таблица 2.4 — Использование линии данных для доступа к байтовым ячейкам

2.2.4 Л и нии у п р а в л е и и я тины пересылки да н н ы х

Для управления пересылкой данных по шине используются следующие сигнальные линии:

AS* — линия адресного строба (далее — линия AS*)

DSO* — линия строба данных ноль (далее — линия DS0*)

DS1* — линия строба данных один (далее — линия DSI*)

BERR* — линия сигнала ошибки магистрали (далее — линия BERR*)

DTACK* - линия сигнала подтверждения пересылки данных (далее — линия DTACK*)

WRITE* — линия сигнала считывания/записи (далее — линия WRITE*)

2.2.4.1 Линия AS*

Отрицательный перепад сигнала на линии AS* информирует всех исполнителей, что адрес стабилен и может быть принят.

2.2.4.2 Линии DS0* и DSI*

Кроме своих функций выбора байтовых ячеек для пересылки данных, как это описано в 2.2.1, стробы данных выполняют также дополнительные функции. При циклах записи первый отрицательный перепад строба данных указывает, что задатчик поместил на шину данных достоверные данные. При циклах считывания первый положительный перепад сообщает исполнителю, что тот может снять свои данные с шины данных.

Замечание 2.7. Как указано в 2.6, задатчикам не разрешается устанавливать низким ни тот, ни другой строб данных до установки низким AS*. Однако из-за того обстоятельства, что линия AS* может быть загружена на объединительной плате значительно больше, чем линии стробов данных. исполнители и адресные мониторы могут обнаружить отрицательный перепад на линиях стробов данных до того, как они обнаружат отрицательный перепад на линии AS*.

Разрешение 2.5. Исполнители, не имеющие функциональной возможности блочной пересылки (см. 2.3.7). и адресные мониторы МОГУТ быть спроектированы для захвата адреса, когда они обнаруживают отрицательный перепад на любой линии строба данных, а не по отрицательному' перепаду AS*.

16

ГОСТ РМЭК 821-2000

Замечание 2.8. Исполнителям и адресным мониторам, которые захватывают адрес по отрицательному перепаду строба (стробов) данных, нет необходимост и контролировать линию AS*.

Замечание 2.9. Чтобы полностью воспользоваться преимуществами конвейерной адресации (см. 2.4.2) или выполнять циклы блочного считывания и записи, исполнителю следует захватывать адрес по отрицательному перепаду AS*.

2.2.4.3 Линия DTACK*

Исполнитель устанавливает DTACK* низким, чтобы показать, что он успешно принял данные в цикле записи. В цикле считывания исполнитель устанавливает DTACK* низким, чтобы показать, что он поместил данные налипни данных.

2.2.4.4 Линия BERR*

BERR* устанавливается исполнителем или шинным таймером низким, чтобы показать задатчику, что пересылка данных оказалась безуспешной. Например, если задатчик пытается осуществить запись в ячейку ПЗУ. отвечающий исполнитель может установить BERR* низким. Если задатчик пытается осуществить обращение к ячейке, которая не предоставлена ни одним из исполнителей, то после какого-то заданного временного интервала (тайм-аута) шинный таймер устанавливает BERR* низким.

Предложение 2.2. Предлагается проектировать исполнители так. чтобы они отвечали отрицательным перепадом на линии BERR* при обнаружении неисправимой ошибки в данных, которые они выбирают из своего внутреннего запоминающего устройства во время цикла считывания.

2.2.4.5 Линия WRITE*

Для сигнала на линии WRITE⁴, который стробируется отрицательным перепадом первого поступающего строба данных, главное значение имеет его логический уровень. Он используется задатчиком, чтобы показать направление операций пересылки данных. Если W RITE* устанавливается низким, направление пересылки данных — от задатчика к исполнителю. Если W RITE* устанавливается высоким, направление пересылки данных — от исполнителя к задатчику.

2.3 Функциональные блоки шины пересылки данных

Кроме цикла Только Адрес, протокол шины пересылки данных определяет еще 33 различных типа циклов, которые используются для пересылки данных. Каждый из этих 34 циклов может использоваться в любом из трех режимов адресации:

- короткий режим (16 разрядов);

- стандартный режим (24 разряда);

- расширенный режим (32 разряда).

Функциональные возможности задатчиков, исполнителей и адресных мониторов описаны с помощью мнемонических обозначений, которые указывают, какие типы циклов эти блоки могут, соответственно, формировать, принимать или контролировать. Эти мнемонические обозначения описаны в 2.3.5 - 2.3.10.

В 2.3.1 — 2.3.4 описаны схемы взаимодействия с магистралью четырех типов функциональных блоков шины пересылки данных: задатчика, исполнителя, адресного монитора и шинного таймера.

Привило 2.7. Линии выходных сигналов, показанные на рисунках 2.2— 2.5 сплошными линиями, ДОЛЖНЫ ВОЗБУЖДА ТЬСЯ соответствующим функциональным блоком, если он не устанавливает па них высокий уровень постоянно.

Замечание 2.11. Если линии выходных сигналов не возбуждены, то установка на них сигнала высокого уровня гарантируется оконечными нагрузками объединительной платы.

Правило 2.8. Линии входных сигналов, показанные на рисунках 2.2 — 2.5 сплошными линиями, ДОЛЖНЫ КОНТРОЛИРОВА ТЬСЯ и на их сигналы ДОЛЖНЫ ДАВАТЬСЯ соответствующие ответы.

Замечание 2.12. Правила и разрешения для возбуждения и контроля сигнальных линий, показанных на рисунках 2.2, 2.3 и 2.5 пунктиром, приведены в таблицах 2.5. 2.6 и 2.8.

2.3.1 Задатчик

Схема взаимодействия задатчика с магистралью приведена на рисунке 2.2. Пунктиром показаны сигнальные линии, использование которых меняется в зависимости от типа задатчиков. Таблица 2.5 устанавливает требования для различных типов задатчиков по возбуждению и контролю этих линий. Прочие требования, описывающие, как различные типы задатчиков возбуждают адресные линии, линии данных и линии LWORD*. DSO*. DSI* и А01, приведены в таблицах 2.19 — 2.21.

М-164*

17

ГОСТ Р МЭК 821-2000

1АСУЛ interrupt sckncwls^s,-ВС1Я> - bun clear,-SYSRSSBT» - system reset,-АС7А1-» - AC telluro

Рисунок 2.2 — Схема взаимодействия задатчика с магистралью

Табл и ц а 2.5 — Задатчики. Правила и разрешения для контроля и возбуждения сигнальных линий, отмеченных на рисунке 2.2 пунктиром

18

ГОСТ РМЭК 821-2000

2.3.2 Исполнитель

Схема взаимодействия исполнителя с магистралью приведена на рисунке 2.3. Пунктиром показаны сигнальные линии, использование которых меняется в зависимости от различных типов исполнителей. Таблица 2.6 устанавливает требования по возбуждению и контролю этих линий для различных типов исполнителен. Прочая информация о том. как различные типы исполнителей возбуждают линии данных, приведена в таблице 2.21.

Рисунок 2.3 — Схема взаимодействия исполнителя с магистралью

Таблиц а 2.6 — Исполнители. Правила и разрешения для контроля и возбуждения сигнальных линий, отмеченных на рисунке 2.3 пунктиром

2-Г

19

ГОСТ Р МЭК 821-2000

Окончание таблицы 2.6

2.3.3 Ш и н и ы й та й м е р

Схема взаимодействия шинного таймера с магистралью приведена на рисунке 2.4. Шинные таймеры могут быть спроектированы для установки BERR* низким по истечении различных временных интервалов (тайм-аута). В таблице 2.7 показан порядок использования мнемоники ВТО(х) (bus timeout (х)) для описания рахличных типов шинных таймеров.

Шика пряоритггных проримний

Спуаиабная шина

Рисунок 2.4 — Схема взаимодействия шинного таймера с магистралью

Таблица 2.7 — Использование мнемонического обозначения ВТО(х) для указания тайм-аута шинных таймеров

20

ГОСТ РМЭК 821-2000

Замечание 2.13. Обозначенные на рисунке 2.4 пунктиром линии DTACK* и BERR* показывают, что шинный таймер можно реализовать в двух вариантах:

а) устанавливать BERR* низким, когда первый строб данных остается низким в течение времени, превышающего тайм-аут, независимо от уровней на линиях DTACK* и BERR*;

б) устанавливать BERR* низким, когда первый строб данных остается низким в течение времени, превышающего тайм-аут, но только когда обе линии DTACK* и BERR* имеют высокий уровень в момент окончания тайм-аута.

2.3.4 Адресный монитор

Схема взаимодействия адресного монитора с магистралью показана на рисунке 2.5. Пунктиром показаны сигнальные линии, использование которых меняется в зависимости от различных типов адресных мониторов. Таблица 2.8 устанавливает требования по контролю этих линий для различных типов адресных мониторов.

Снятыми*»

Внутрмыодульны» емтшы

Эвгыоь

Адресный монитор

ИнтврфвйО-им лопмеж объединительной плвты

8

а!

Шине пвраСшжм данных

тма арбитром!

11км» приоритетных прерываний

Служебная шин»

Рисунок 2.5 — Схема взаимодействия адресного монитора с магистралью

Таблица 2.8 — Адресный монитор. Правила и разрешения для контроля сигнальных линий, отмеченных на рисунке 2.5 пунктиром

2-1- 1644

ГОСТ Р МЭК 821-2000

2.3.5 Режимы адресации

Задатчики широковещательно передают адрес по шине пересылки данных в начале каждого никла. Этот адрес может быть 16-разрядным. 24-разрядным или 32-разрядным в зависимости от функциональных возможностей задатчика, который выполняет его широковещательную передачу. 16*разрядные адреса называются короткими адресами. 24-разрялные — стандартными, а 32-разрялные — расширенными. В табл. 2.9 приведены различные мнемонические обозначения, употребляемые для описания возможностей адресации, и показано, как они описывают возможности задатчиков, исполнителей и адресных мониторов.

Таблица 2.9 — Мнемонические обозначения режимов адресации

С каждым адресом задатчик широковещательно посылает код модификатора адреса (АМ), чтобы проинформировать исполнителя, какой адрес (короткий, стандартный или расширенный) перелается.

Короткие адреса вырабатываются задатчиками Л16 и принимаются исполнителями Л16. Стандартные адреса вырабатываются задатчиками Л24 и принимаются исполнителями А24. Расширенные адреса вырабатываются задатчиками А32 и принимаются исполнителями Л32.

Режим короткой адресации в основном предназначен для обращения к устройствам ввода/вывода. Он позволяет проектировать исполнители Л16 с минимальной логикой, так как им нет необходимости декодировать большое количество адресных линий. Хотя модули ввода/вывода можно спроектировать для декодирования стандартных и расширенных адресов, режим короткой адресации обычно делает такой подход излишним.

Режимы стандартной и расширенной адресации предназначены в основном для обращения к памяти, хотя нет никаких запретов против проектирования модулей ввода/вывода. в которых эти режимы были бы реализованы. Стандартный и расширенный режимы адресации позволяют значительно увеличить количество адресуемых ячеек.

Правило 2.9. Исполнители ДОЛЖНЫ ДЕКОДИРОВА ТЬ все линии модификатора адреса.

Замечание 2.14. Возможность декодирования всех линий модификатора адреса позволяет исполнителю различать короткие, стандартные и расширенные адреса.

Замечание 2.15. Кроме указанных здесь трех режимов адресации, существует четвертый режим, который используется при циклах подтверждения прерывания (см. раздел 4). Эти циклы подтверждения прерывания можно отличить от циклов пересылки данных тем. что в первом случае сигнальная линия IACK* имеет низкий логический уровень, а во втором — высокий.

22

ГОСТ РМЭК 821-2000

Правило 2.10. Всякой раз, когда задатчик широковещательно передает адрес по линиям адреса, он ДОЛЖЕН ОБЕСПЕЧИТЬ установку 1АСК* высоким.

Разрешение 1.1. Задатчик МОЖЕТ либо установить 1АСК* высоким во время широковещательной передачи адреса, либо оставить линию 1АСК* невозбужденной (в последнем случае на ней установят высокий уровень оконечные нагрузки шины).

Правило 2.11. Когда !ЛС К* находится в низком состоянии, исполнители НЕ ДОЛЖНЫ ОТ ВЕЧА ТЬ на циклы шины пересылки данных.

Правило 2.61. Задатчики А32 ДОЛЖНЫ ОБЛАДАТЬ функциональными возможностями А24 и А16.

Правило 2.62. Задатчики А24 ДОЛЖНЫ О БЛАДА ТЬ функциональной возможностью А16.

Предложение 2.6. Не следует полагать, что приведенные выше правила известны читателям документации, содержащей технические характеристики конкретных изделий. Поэтому в документации на изделия, являющиеся задатчиками Л32. предлагается указывать, что они обладают функциональными возможностями А32, Л24 и А16, а на изделия, являющиеся задатчиками Л24. — указывать, что они обладают функциональными возможностями Л24 и Л16.

2.3.6 Основные функциональные возможности пересылки данных

Существуют четыре основных возможности пересылки данных по шине пересылки данных: 008(0) (только нечетные байты). О08(ЕО) (четные и нечетные байты), 016 и 032. Эти возможности удобны для сопряжения с шиной процессоров и периферийных устройств различных типов.

8-разрядные процессоры можно сопрягать с шиной в качестве задатчиков О08(ЕО). 16-разряд-ные процессоры — в качестве задатчиков 016. Исполнитель 016 целесообразно использовать для сопряжения с шиной пересылки данных 16-разрялных устройств памяти или исполнителей 16-разрядных устройств ввода/вывода.

Многие выпускаемые промышленностью интегральные схемы (ИС) периферийных устройств имеют только 8-разрядные регистры. Несмотря на то. что эти ИС имеют в своем составе несколько таких регистров, они не могут предоставлять одновременно содержимое двух регистров, когда задатчик О16 делает попытки обратиться к двум соседним ячейкам в цикле двухбайтового считывания. Такие 8-разрядные ИС периферийных устройств можно сопрягать с шиной пересылки данных в качестве исполнителей D08(O), которые обеспечивают прием и передачу содержимых БАЙТА (1) или БАЙТА (3) и отвечают только на обращения к одному нечетному байту. Это позволяет упростить логику сопряжения исполнителя D08(O), поскольку обращения к одному нечетному байту всегда происходят с использованием линий DOO—D07.

Правило 2.63. 'Задатчики D32, исполнители 1)32 и адресные мониторы D32 ДОЛЖНЫ ОБЛАДА ТЬ функциональными возможностями D08(EO) и 1)16.

Правило 2.64. Задатчики 1)16, исполнители DI6 и адресные мониторы 1)16 ДОЛЖНЫ ОБЛАДАТЬ функциональной возможностью D08(EO).

Предложение 2.7. Не следует полагать, что приведенные выше правила известны читателям документации, содержащей технические характеристики конкретных изделий. Поэтому в документации на изделия, обладающие функциональной возможностью D32. предлагается указывать, что они обладают функциональными возможностями 032. 016 и О08(ЕО), а на изделия, обладающие функциональной возможностью 016. — указывать, что они обладают функциональными возможностями 016 и О08(ЕО).

Правило 2.4. Исполнители D16 НЕ ДОЛЖНЫ ОТВЕЧАТЬ установкой DTACK* низким во время испашения циклов, которые запрашивают обращение к байтовым ячейкам БАЙТЫ 11—2), БАЙТЫ (0—2), БАЙТЫ (1-3) или БАЙТЫ (0-3).

Правило 2.5. Исполнители D08(EO) НЕ ДОЛЖНЫ ОТВЕЧА ТЬ установкой DTACK* низким во время исполнения циклов, которые запрашивают обращение к байтовым ячейкам БАЙТЫ (О—1), БАЙТЫ (1-2), БАЙТЫ (2-3), БАЙТЫ (0-2), БАЙТЫ (1-3) или БАЙТЫ (0-3).

Правило 2.65. Исполнители D08(O) НЕ ДОЛЖНЫ О ТВЕЧА ТЬ отрицательным перепадом сигнала па линии D'TACK* во время исполнения циклов, которые запрашивают обращение к байтовым ячейкам БАЙТ (О). БАЙТ(2), БАЙТЫ(0-1). БАЙТЬК1-2). БАЙТЫ(2-3). БАЙТЫ(0-2), БАЙТЫ) 1-3) иш БАЙ-ТЫ(О-З).

Предложение 2.8. Предлагается проектировать исполнители так. чтобы они отвечали отрицательным перепадом на линии BERR* при возникновении следующих ситуаций:

Т-2»

23

ГОСТ Р МЭК 821-2000

а) когда у исполнителя D08(O), D08(EO) или D16 запрашивается выполнение 4-байтового никла;

б) когда у исполнителя D08(O) или D08(EO) запрашивается выполнение 2-байтового никла;

в) когда у исполнителя D08(O), D08(EO) или D16 запрашивается выполнение невыровненной пересылки (т. е. 3-байтовая пересылка или 2-байтовая пересылка БАЙТОВ (1—2)).

В таблице 2.10 приведены различные мнемонические обозначения, употребляемые для описания основных возможностей пересылки данных, и смысловое содержание каждого из них при описании возможностей задатчиков, исполнителей и адресных мониторов.

Таблица 2.10 — Мнемонические обозначения основных возможностей пересылки данных

Замечание 2.16. Может показаться логичным определить исполнители только четных байтов, которые бы отвечали ячейкам памяти с четными байтами, смежным с ячейками для исполнителей D08(O). Однако этого нельзя делать по той причине, что существует только одна линия DTACK*. Если задатчик выбрал бы одновременно как четнобайтовую, так и нечетнобайтовую ячейки при выполнении двухбайтовой пересылки, то оба исполнителя в один и тот же момент времени возбуждали бы линию DTACK" и задатчик не смог бы узнать, оба ли модуля подтвердили обращение.

24

ГОСТ РМЭК 821-2000

Замечание 2.17. Поскольку исполнители D08(O) отвечают только на нечетнобайтовые адреса, опине обеспечивают работу с адресами четных байтов памяти. Исполнители D08(O) удобны только для регистров ввода/вывода. статуса или управления, тогда как для работы с запоминающими уст* ройствами удобны исполнители D08(EO), DI6 и D32.

2.3.7 Возможности блочной пересылки

Задатчики часто обещаются к нескольким ячейкам памяти в порядке возрастания адресов. В лом случае очень удобными являются циклы блочной пересылки. Они позволяют задатчику выдавать один адрес, а затем осуществлять ввод/вывод данных в/из соответствующей ячейки и следующих в возрастающем порядке адресов ячеек, не выставляя каждый раз новый адрес.

Когда задатчик инициирует никл блочной пересылки, отвечающий исполнитель фиксирует адрес во внутри модулы юм счетчике. После завершения первой пересылки данных (т. е. установки высокими стробов данных) задатчик не позволяет устанавливаться адресному стробу высоким. Вместо этого он каждый раз устанавливает строб(ы) данных низким(и) в ответ на подтверждения пересылок данных от исполнителя и пересылает данные в/из следующих в порядке возрастания адресов ячеек памяти.

Для обращения к следующей (следующим) ячейке (ячейкам) памяти исполнитель осуществляет приращение внутримодулыюго счетчика, который формирует адрес при каждом переходе строба (стробов) данных с одного уровня на другой.

Замечание 2.18. Реализация возможности циклов блочной пересылки неограниченной длины усложняет проектирование схем модулей памяти. В частности, все исполнители блочных пересылок (и тот. который отвечает, и те. которые не отвечают) обязаны фиксировать начальный адрес, а затем осуществлять приращение адресного счетчика на каждую пересылку по шине. В таком случае все исполнители должны декодировать получившийся в результате приращения адрес, чтобы определить, не пересекает ли он границу адресного пространства конкретного модуля. Хотя проектирование такого модуля вполне возможно, но упомянутая процедура декодирования адресов обычно ограничивает времена обращения исполнителя. Для упрощения проектирования схем таких исполнителей и сокращения времени обращения настоящий стандарт устанавливает правило 2.12.

Правило 2.12. Циклы блочной пересылки НЕ ДОЛЖНЫ ПЕРЕСЕКА ТЬ ни одной 256-байтовой границы.

Замечание 2.19. Правило 2.12 ограничивает длину блочных пересылок 256 байтами. В процессе такой блочной пересылки изменяются только состояния адресных линий AOI—А07. Это упрощает проектирование исполнителей блочных пересылок. В этом случае старшие адресные линии приходится декодировать только один раз в начале цикла блочной пересылки, позволяя сократить время обращения при всех последующих пересылках данных.

Замечание 2.20. В некоторых случаях может возникнуть необходимость переслать большой блок данных, который пересекает одну или несколько 256-байтовых границ. Если при проектировании аппаратной части модуля, выполняющей блочную пересылку, предусмотрена возможность распознавать достижение 256-байтовой границы, модуль может мгновенно установить линию AS* высокой, а затем инициировать следующую блочную пересылку без вмешательства системной программы.

Цикл блочкого считывания очень напоминает последовательность циклов считывания. Аналогично. цикл блочной записи очень напоминает последовательность циклов записи. Разница заключается в том, что при блочных считывании и записи задатчик широковещательно передает только начальный адрес, а адресный строб удерживается низким во время всех блочных пересылок данных.

Замечание 2.21. Управление шиной пересылки данных не может быть передано в процессе циклов блочных пересылок, поскольку в процессе этих пересылок на линии AS* удерживается низкий уровень, а управление шиной пересылки данных может передаваться, если на линии AS* удерживается высокий уровень.

Привило 2.66. Исполнители, обладающие возможностью блочных пересылок. ДОЛЖНЫ КОНТ-РОЛПРОВА ТЬ линию AS*, а также ДОЛЖНЫ ЗАХВА ТЫВА ТЬ адресную информацию, когда они обнаруживают отрицательный перепад сигнала на линии AS*.

Замечание 2.86. В процессе однобайтовых блочных пересылок одновремен но пересылаются 8 разрядов данных полициям DOO—D07 или DOS DI5. Один из примеров такой пересылки приведен ниже.

J.J- 1644

25

ГОСТ Р МЭК 821-2000

D08-D15 DOO-DO?

БАЙТ(1)

Порам пцмшлпвмш _Блй_{Т (2)}

БАЙТ (3)

БАЙТ (0)

БАЙТ(И

БАЙТ (2)

Посдаддаи гаресыпга дмшк ^{Бли 1} <³>

Замечание 2.87. В процессе двухбайтовых блочных пересылок одновременно пересылаются 16 разрядов данных по линиям DOO—DI5. Олин из примеров такой пересылки приведен ниже.

Педен первдепадашс

Гкхэтвднин передо га данных

Таблица 2.11 содержит мнемоническое обозначение, употребляемое для описания возможностей блочной пересылки, и смысловое содержание применительно к задатчикам, исполнителям и адресным мониторам.

Таблица 2.11 — Мнемоническое обозначение возможностей блочных перескок

26

ГОСТ I’МЭК 821-2000

2.3.8 Функциональная возможность Ч т е и и е—М о д и ф и к а и и я— Запись

В мультипроцессорных системах, совместно использующих ресурсы, такие как устройства памяти и ввода/вывода. нужен алгоритм по распределению этих ресурсов. Одна из очень важных целей этого алгоритма распределения состоит в том. чтобы гарантировать невозможность одновременного использования какого-либо ресурса двумя задачами. Лучше всего эта проблема может быть проиллюстрирована следующим примером.

Два процессора в мультипроцессорной системе совместно используют какой-то общий ресурс (например, принтер). В любой момент времени ресурс может быть использован только одним процессором. Этот ресурс распределяется каким-либо разрядом в памяти, т.е. когда разряд установлен, то ресурс занят, когда он очищен, ресурс свободен. Для получения ресурса в свое распоряжение процессор А считывает разряд и проверяет его содержимое, чтобы определить, очищен ли он. Если разряд очишек. процессор А устанавливает его. чтобы заблокироватьиспользование принтера процессором В. Эта операция состоит из двух пересылок данных: считывание разряда для его проверки и записи для его установки. Однако может возникнуть проблема, если между этими двумя пересылками шина будет предоставлена процессору В. В этом случае процессор В может тоже установить, что упомянутый разряд очищен, и сделать вывод, что ресурс свободен. Далее оба будут устанавливать этот разряд в следующий свободный никл и попытаются использовать ресурс.

Этот конфликт разрешается введением цикла Чтение—Модификация—Запись, который предотвращает передачу управления шиной пересылки данных между фазами считывания и записи этого никла. Этот цикл очень напоминает совокупность двух циклов: цикла считывания и непосредственно следующего за ним цикла записи. Отличие заключается в том, что в цикле Чтение—Модификация-Запись адресный строб удерживается низким в процессе обеих пересылок. Эго гарантирует невозможность передачи управления шиной пересылки данных во время цикла Чтение—Модификация-Запись в противоположность случаю с совокупностью двух циклов, так как передача управления возможна только в случае, когда адресный строб является высоким.

Таблица 2.12 содержит мнемоническое обозначение, употребляемое для описания возможностей цикла Чтение—Модификация—Запись (read— modify—write— RMW). и смысловое содержание применительно к задатчикам, исполнителям и адресным мониторам.

Таблица 2.12 — Мнемоническое обозначение возможностей никла Чтение—Модификация—Запись

3-3’

27

ГОСТ Р МЭК 821-2000

2.3.9 Возможности невыровненных пересылок

Некоторые 32-разрядные микропроцессоры разметают и выбирают данные невыровненным способом. Например. 32-разрядная величина может быть размещена четырьмя различными способами, как показано на рисунке 2.6.

Прмшф Пример Пример Премер

БАЙГИ ЧтфмСМтамя группа БАЙТ И 2 БАЙГ(1)

БАЙТ(0)

БАЙГИ

ЧогыроЛяйтоаяя групи БАЙТ И 1 БАЙТ(1)

БАЙГИ

Рисунок 2.6 — Четыре способа размещения в памяти 32 разрядов данных

Задатчик может пересылать 32 разряда данных, используя несколько различных последовательностей циклов шины пересылки данных. Например, он может пересылать данные по одному байту, используя четыре однобайтовых пересылки данных. Однако задатчик может выполнить пересылку значительно быстрее, используя одну из последовательностей циклов, которые указаны в таблице 2.13.

Т а б л и и а 2.13 — Пересылка 32 разрядов данных с использованием кратнобайтовых циклов

Замечание 2.22. Последовательности, указанные в таблице 2.13, являются типичными для задатчика, выполняющего обращение к байтовым ячейкам в возрастающем порядке их адресов. Протокол магистрали VME этого требования не содержит.

Как указано в таблице 2.13. каждая из этих 32-разрядных пересылок может быть выполнена комбинацией однобайтовых и двухбайтовых пересылок. Однако в примерах В и D при выполнении этой процедуры требуются три цикла шины. По этой причине протокол шины пересылки данных

28

ГОСТ Р МЭК 821-2000

предусматривает также два цикла трехбайтовых пересылок. В комбинации с однобайтовым циклом эти трехбайтовые никлы позволяют размещать данные, как это указано в примерах В и D, всего за два цикла шины.

Некоторые 32-разрядные микропроцессоры одновременно размешают и выбирают по 16 разрядов данных невыровненным способом, как показано на рисунке 2.7.

Рисунок 2.7 — Четыре способа размещения в памяти 16 разрядов данных

Задатчик может выполнять пересылки 16 разрядов данных, используя несколько различных последовательностей циклов шины пересылки данных, как указано в таблице 2.14.

Таблица 2.14 — Пересылка 16 разрядов данных с использованием крал побайтовых циклов

Замечание 2.23. Последовательности, указанные в таблице 2.14. являются типичными для задатчика, который выполняет доступы к байтовых» ячейкам в возрастающем порядке номеров. Протокол магистрали VME этого не требует.

Как видно из таблицы 2.14, 16-разрядная пересылка в примере F может выполняться двумя однобайтовыми пересылками. Однако для этого потребуются два цикла шины. По этой причине протекал шины пересылки данных предусматривает также цикл двухбайтовой пересылки, позволяющий размешать данные только за один цикл шины, как показано в примере F.

Замечание 2.24. Поскольку'в невыровненных пересылках используются все 32 линии данных, эти пересылки могут выполняться только задатчиками D32 и исполнителями D32.

11рави.н) 2.67. Исполнители и адресные мониторы 032 ДОЛЖНЫ ОБЛАДА ТЬ функциональной возможностью невыровненных пересылок.

Правило 2.6. Исполнители 008(0), DOBfEO) и 016 НЕ ДОЛЖНЫ ОТВЕЧА ТЬ установкой ОТ АСК* низким во время цикла, в котором выполняется доступ к байтовым ячейкам БАЙТЫ( 1—2), БАЙТЫ(0-2) или БАЙТЫа^З).

Таблица 2.15 объясняет смысл использования мнемонического обозначения LIAT (unaligned transfer — невыровненные пересылки) применительно к задатчикам.

29

ГОСТ Р МЭК 821-2000

Таблица 2.15 — Мнемоническое обозначение возможности невыровненных пересылок

2.3.10 Возможность использования цикла Только Адрес

Цикл Только Адрес является единственным циклом на шине пересылки данных, который для пересылки данных не используется. Он начинается как обычный цикл шины пересылки данных с установки в достоверное состояние адреса, кода модификатора адреса. 1АСК* и LWORD* и установки в низкое состояние AS* после времени установления. Однако при этом стробы данных никогда не устанавливаются низкими. После удержания в стабильном состоянии сигналов рапичных линий, стробируемых AS*, в течение заданного минимального периода задатчик завершает цикл, не ожидая установки в низкое состояние DTACK* или BERR* (никл Только Адрес является также единственным никлом шины пересылки данных, которому для завершения не требуется никакого ответа). Таблица 2.16 объясняет смысл использования мнемонического обозначения ADO (Address only — Только Адрес) применительно к задатчикам.

Т а б л и ц а 2.16 — Мнемоническое обозначение возможности цикла Только Адрес

Замечание 2.25. Циклы Только Адрес могут использоваться для увеличения производительности модулей магистрали VME. позволяя модулю центрального процессора выполнять широковеща-тельную передачу адреса до того, как этот процессор определит, что данный адрес выбрал или не выбрал исполнителя на шине. Широковещательная передача адреса таким способом позволяет исполнителям магистрали VME декодировать адрес одновременное модулем центрального процессора.

Привило 2.68. Все исполнители ДОЛЖНЫ БЫТЬ СПРОЕКТИРОВАНЫ так. чтобы циклы Только Адрес (ADO) выполнялись без потери данных или сбоев в работе.

2.3.11 Взаимодействие между функциональными блоками шины пересылки данных

Пересылки данных происходят между задатчиками и исполнителями. Задатчик — это блок, управляющий пересылкой. Исполнитель, который распознает адрес пересылки как свой собственный. является отвечающим исполнителем, а все другие — неотвечаюшими исполнителями.

После инициирования никла пересылки данных задатчик ждет ответа от отвечающего исполнителя. Когда задатчик обнаруживает этот ответ, он устанавливает свои стробы данных и адресный строб высокими, заканчивая данный цикл. Исполнитель отвечает освобождением линии ответа.

Замечание 2.26. Хотя временные соотношения при пересылке адреса и данных в значительной степени независимы, имеются два исключения:

а) прежде чем установить низкими DS0* или DS1*. задатчик устанавливает низким AS*;

б) исполнитель подтверждает как AS*, так и DS0* и DS1* либо сигналом DTACK*, либо сигналом BERR*.

Правило 2.13. Если исполнитель отвечает на цикл пересылки данных, то он ДОЛЖЕН УСТАНОВИ ТЬ низкий либо DTACK*. либо BERR*. но НЕ ДОЛЖЕН УСТАНАВЛИВА ТЬ эти сигналы низкими одновременно.

30

ГОСТ РМЭК 821-2000

Замечание 2.27. Вследствие возможной разницы во времени распространения сигналов по магистрали, вызванной неодинаковой загруженностью линий AS*, DS0* и DS1*. отрицательный перепад DS0* и DSI* может быть обнаружен исполнителем несколько раньше, чем отрицательный перепад сигнала AS*.

Замечание 2.28. Сигнал WRITE* устанавливается высоким для распознавания циклов считывания и низким для распознавания циклов записи прежде, чем первый строб данных устанавливается низким, и сохраняет неизменным любое свое состояние до тех пор. пока оба строба данных не установятся высокими.

Правило 2.14. Перед началом управления линиями данных задатчик ДОЛЖЕН УБЕДИТЬСЯ, что предыдущий отвечающий исполнитель прекратил управление опиши линиями. С зтой целью задатчик ДОЛЖЕН ПРОВЕРИТЬ, являются ли DIACK* и BERR* высокими, прежде чем установить строб(ы) данных низким!и) при любом типе цикла и прежде чем начать управление литыми линиями данных в цикле записи.

Правило 2.15. Прежде чем разрешить установку DTACK* высоким в конце цикла считывания, отвечающий исполнитель ДОЛЖЕН ОСВОБОДИ ТЬ линии данных.

Правило 2.16. Во время циклов считывания отвечающий исполнитель ДОЛЖЕН УДЕРЖИВА ТЬ достоверные данные до тех нор. пока не обнаружит высоким первый строб данных.

Предложение 2.3. Для достижения оптимальных рабочих характеристик предлагается разрабатывать задатчики таким образом, чтобы они устанавливали DS0* и DSI* высокими как можно быстрее, после того как D I ACK* или BERR* станет низким. Предлагается также разрабатывать исполнители так. чтобы они освобождали линии данных и линию DTACK* как можно быстрее после обнаружения ими высокого уровня сигналов на линиях DS0* и DS1*. Это позволяет обеспечить максимальную скорость пересылки данных по магистрали.

Замечание 2.29. Адресная информация на линиях адреса может измениться вскоре после того, как установится низким DTACK* или BERR*, и перед тем, как задатчик установит высокими DS0* и DS1* или AS*.

Третий тип функционального блока—адресный монитор. Он контролирует пересылки данных и генерирует либо один из двух, либо оба внутримодульиых сигнала всякий раз, когда происходит обращение к контролируемой им байтовой ячейке. Если таким обращением является никл записи, то формируется внутримодульный сигнал ЗАПИСЬ. Если происходит цикл считывания, то формируется внутримодульный сигнал ЧТЕНИЕ. Если выполняется цикл Чтение—Модификация-Запись. то формируются оба сигнала.

Если выполнение цикла затягивается, то вмешивается четвертый функциональный блок, шинный таймер, устанавливая BERR* низким и заканчивая, таким образом, квитирование пересылки данных и разрешая шине возобновить работу'.

Правило 2.17. Имеется строгая взаимосвязь между положительными и отрицательными перепадами DS0*/DHl* и уровнями D'TACK*/BERR*. Прежде чем установить низким DS0* или DS1*. задатчик ДОЛЖЕН УБЕДИТЬСЯ, что DTACK* и BERR* оба высокие. Когда же задатчик установи.) низким DS0* или DS1*. он НЕ ДОЛЖЕН УСТАНАВЛИВАТЬ их высокими и ЗАКАНЧИВАТЬ пересылку до тех пор. пока не обнаружит низкий уровень DTACK* или BERR*.

Замечание 2.30. Модуль со встроенным процессором, который управляет пересылками данных между собой и другими модулями магистрали VME. содержит функциональный блок задатчика. Если этот же модуль имеет еще и память, доступную со стороны магистрали, то он содержит также и функциональный блок исполнителя. Интеллектуальный периферийный ко!гтроллер может получать команды через интерфейс исполнителя от процессора общего назначения. Затем, исполняя эти команды, он может вести себя как задатчик при обращении к глобальной памяти магистрали VME.

2.4 Типичные примеры работы

Задатчики инициируют пересылки по шине пересылки данных. Адресуемый исполнитель затем подтверждает пересылку. После получения подтверждения пересылки данных задатчик заканчивает цикл. Асинхронный характер шины пересылки данных позволяет исполнителю устанавливай, время, затрачиваемое на пересылку.

До начала каких-либо пересылок задатчику должно быть предоставлено исключительное право управления шиной пересылки данных. Это гарантирует, что несколько задатчиков не будут пытаться одновременно использовать шину пересылки данных. Задатчики получают право управле-ния шиной пересылки данных с помощью функциональных блоков и сигнальных линий шины арбитража (подробнее см. в 2.5). При данном рассмотрении предполагается, что задатчик уже получил право и взял на себя управление шиной пересылки данных.

31

ГОСТ Р МЭК 821-2000

2.4.1 Т и п и ч и ы е никлы пересылки данных

На рисунке 2.8 показан типичный никл однобайтового считывания. Для начала пересылки задатчик устанавливает на линиях адреса требуемый адрес и код модификатора адреса. Так как данный пример является никлом считывания БАЙТА (I). задатчик устанавливает LWORD* высоким и А01 — низким. Цикл подтверждения прерывания здесь отсутствует, поэтому IACK* низким не устанавливается. Затем задатчик в течение определенного времени установления делает паузу, позволяя стабилизировать информацию на линиях адреса и линиях модификатора адреса, и устанавливает низким AS* для последующего декодирования адреса исполнителями.

Задатчик

Исполнитель

32

Адресовать исполнителю

Выставить адрес

Выставить модификатор адреса

Установить LWORD* высоким

Установить IACK* высоким

Установить AS* низким

Указать направление пересылки данных

Установить WRITE* высоким

Указать разрядность данных

Подождать, пока D IACK* и BERR* не стануз высокими (это свидетельствует, что предшествующий исполнитель больше не управляет линиями данных) Установить DS0* низким и DSI* высоким

I____________________________________________________________________________________________________

Обработать адрес

Принять адрес

Принять модификатор адреса Принять LWORD* высокого уровня Принять 1АСК* высокого уровня Принять AS* низкого уровня ЕСЛ И адрес совпадает с адресом данного исполнителя.

ТО выбрать внутри модульное устройство

Вы звать данные

Принять WRITE* высокого уровня

Считать данные из выбранного устройства

Принять DS1* высокого уровня

Принять DS0* низкого уровня

Поместить данные на DOO D07

Ответить задатчику

Установить DIACK* низким

(см. лист 2)

Рисунок 2.8. лист I — Пример однобайтового цикла считывания

ГОСТ РМЭК 821-2000

Задатчик Исполнитель

11олучить данные

Принять данные с D00-D07

Принять DTACK* низкого уровня

Завершить цикл

ЕСЛИ этот никл последний, ТО

Освободить линии адреса

Освободить линии модификатора адреса

Освободить LWORD*

Освободить 1АСК*

КОНЕЦ ЕСЛИ

Установить DS0* высоким

Установить AS* высоким

I

Закончить завершение цикла Закончить ответ задатчику

ЕСТ И этот никл последний. ТО Принять AS* и DS0* высокого уровня

Освободить DS0* и DS1* Освободить D00-D07

Освободить AS*; 1

В ПРОТИВНОМ СЛУЧАЕ перейти к I

состоянию «.Адресовать исполнитель» Подтвердить завершение цикла

КОНЕЦ. ЕСЛ И

Освободить DI ACK*

Рисунок 2.8, лист 2

Каждый исполнитель, анализируя уровни сигналов на линиях адреса, модификатора адреса и IACK*, определяет, должен ли он отвечать. В то время, когда все это происходит, задатчик удерживает WRITE* высоким, что указывает на предстоящую операцию считывания. Кроме того, задатчик проверяет, находятся ли DTACK* и BERR* в высоком состоянии, убеждаясь в том, что исполнитель из предыдушего цикла уже больше не управляет линиями данных. Если это так. задатчик устанавливает DS0* низким, оставляя DS1* высоким.

Затем отвечающий исполнитель определяет, к какой четырехбайтовой группе и к какому байту внутри этой группы происходит обращение, и начинает пересылку. После извлечения данных из внутренней памяти и помещения их налипни D00—D07 исполнитель сигнализирует задатчику, устанавливая DTACK* низким. После этого исполнитель удерживает DTACK* низким и сохраняет достоверные данные до тех пор. пока задатчик удерживает низким DS0*.

Когда задатчик принимает сигнал DTACK* низкого уровня, он захватывает данные на D00—D07, освобождает линии адреса и устанавливает DS0* и AS* высокими. Исполнитель отвечает освобождением линий DOO D07, а также линии DTACK*. на которой после этого устанавливается высокий уровень сигнала.

Замечание 2.31. Задатчик на рисунке 2.8 освобождает все линии шины пересылки данных в конце пересылки. Этого не требуется до тех пор. пока запросчик задатчика не освободит BBSY* (bus busy) во время пересылки данных, как описано в 2.5.

Алгоритмы двухбайтовых и четырехбайтовых циклов пересылки данных очень схожи с олно-байтовым циклом. Они приведены на рисунках 2.9 и 2.10.

33

ГОСТ Р МЭК 821-2000

Задатчик Исполнитель

.Адресовать исполнителю

Выставить адрес

Выставить модификатор адреса

Установить LWORD* высоким

Установить LACK* высоким

Установить AS* низким

Указать направление пересылки данных

Установить WRITE* низким

Указать разрядность данных

Подождать, пока DTACK* и BERR* не станет высокими (это свидетельствует, что предшествующий исполнитель больше не управляет линиями данных) Поместить данные на 1ХЮ 1)15 Установить DS0* и DS1* низкими

Обработать адрес

Принять адрес

Принять модификатор адреса

Принять LWORD* высокого уровня Принять IACK* высокого уровня Принять AS* низкого уровня ЕСЛИ адрес совпадает с адресом данного исполнителя, ТО выбрать виутримодульное устройство

Запомнить данные

Принять WRITE* низкого уровня Принять DSI* низкого уровня Принять DS0* низкого уровня Захватить данные с DOO DI5 Записать данные в выбранное устройство

Ответить задатчику

Установить DTACK* низким

Завершить цикл

Принять DI ACK* низкого уровня

ЕСЛИ этот никл последний. ТО

Освободить линии адреса

Освободить линии модификатор адреса

Освободить линии данных

Освободить LWORD-

Освободить IACK*

КОНЕЦ ЕСЛИ

Установить DS0* и DS1* высокими

Установить AS* высоким

I-------------------------------------------------------------------------------------------------------------------------------------------------------------------------1

(см.лист 2 )

Рисунок 2.9. лист I — Пример двухбайтовою цикла записи

Задатчик

Закончить завершение

Если этот цикл последний, то Освободить DS0* и DSP Освободить AS*

Или в противном случае перейти к состоянию «.Адресовать исполнитель» КОНЕЦ_ ЕСЛИ

ГОСТ Р МЭК 821-2000

Исполнитель

Подтвердить завершение цикла

Припять AS*, DSO* и DS1* высокого

уровня

Освободить DTACK*

Рисунок 2.9. лист 2

Задатчик Исполнитель

Адресовать исполнителю

Выставить адрес

Выставить модификатор адреса

Установить LWORD* низким

Установить 1АСК* высоким

Установить AS* низким

Указать направление пересылки данных

Установить WRITE* низким

Указать разрядность данных

Подождать, пока DTACK* и BERR* не станут высокими (показывает, что предшествующий исполнитель больше не управляет линиями данных)

Поместить данные на DOO—D3I

Установить DS0* и DS1* низкими

Обработать адрес

Принять адрес

11 ри пять модификатор адреса Принять LWORD* низкого уровня Принять IACK* высокого уровня Принять AS* низкого уровня ЕСЛ И адрес совпадает с адресом данного исполнителя.

ГО выбрать внугримодульное устройство

Запомнить данные

Принять WRITE* низкого уровня Принять DS0* и DS1* низкого уровня Захватить данные с DOO—D31

Записать данные в выбранное устройство

(см. лист 2)

Рисунок 2.10. лист I— Пример чстырсхбайтовою никла записи

35

ГОСТ Р МЭК 821-2000

Задатчик Исполнитель

Ответить задатчику

Установить D I ACK* низким

Завершить цикл

Принять D I ACK* низкого уровня

ЕСЛИ этот никл последний, ТО

Освободить линии адреса

Освободить линии модификатора адреса

Освободить линии данных

Освободить LWORD*

Освободить LACK*

КОНЕЦ ЕСЛИ

Установить DS0* и DSI* высокими

Установить AS* высоким

Закончить завершение цикла Подтвердить завершение цикла

ЕСЛИ этот никл последний, ТО Принять AS*. DS0* и DS1* высокого

Освободить DS0* и DS1* уровня

Освободить AS* Освободить DTACK*

Или в противном случае перейти к состоянию «.Адресовать исполнитель» КОНЕЦ ЕСЛИ

Рисунок 2.10. лист 2

2.4.2 Конвейерная адресация

Поскольку для адреса и данных определены отдельные стробы, задатчики могут осуществлять широковещательную пересылку адреса для следующего цикла в то время, как еще происходит пересылка данных для предыдущего никла. Это получило название конвейерной адресации.

Ра (решение 2.8. Как только задатчик обнаружит, что отвечающий исполнитель установит DTACK* или BERR* низким, он МОЖЕТ изменить адрес и, после удержания AS* высоким в течение минимального времени, снова установить AS* низким.

Например, когда исполнитель в цикле считывания установит DTACK* или BEER* низким, задатчику разрешается поместить новый адрес на адресную шину адреса во время считывания данных. Это равносильно перекрытию текущего цикла со следующим и увеличению производительности магистрали УМЕ.

Правило 2. IS. Вее исполнители ДОЛЖНЫ БЫТЬ СПРОЕКТИРОВАНЫ с возможностью конвейерной адресации без потерь данных или ошибочных операций.

Ниже предлагаются две конструкции, которые выполняют конвейерную адресацию.

Замечание 2.32. Отвечающий исполнитель может распознать свой адрес и очень быстро ответить по линии DTACK* или BERR*. Поскольку задатчику разрешено снимать адрес после того, как отвечающий исполнитель установит DTACK* или BERR* низким, неотвечающие исполнители могут оказаться не в состоянии декодировать адресную информацию до того, как задатчик снимет ее с шины.

Замечание 2.33. Поскольку задатчик может осуществлять широковещательную пересылку нового адреса в процессе окончания предыдущего никла, разработчики исполнителей должны обеспечить.

36

ГОСТ РМЭК 821-2000

чтобы следующая установка AS* не нарушала достоверность первого адреса, если он все еше необходим внутримодульной логике для сохранения данных на шине.

Предложение 2.4. Предлагается разрабатывать исполнители, захватывающие адресную информацию по отрицательному перепаду AS*.

Замечание 2.34. Задатчик может установить AS* низким для нового никла до того, как он установит DS0* или DS1* высоким от предыдущего цикла. В связи с этим при перекрытии циклов может быть такой период, когда AS* для нового никла совпадет, по крайней мере, с одним из DS0* или DSI* от предыдущего цикла.

Предложение 2.5. Предлагается разрабатывать исполнители таким образом, чтобы они осуществляли пересылку данных с шины или на шину в момент, когда один или оба строба данных DS0* и DSI* были низкими, a DTACK* и BERR* — оба высокими, а не тогда, когда одновременно удерживается низкий уровень AS* и одного или обоих DS0* и DSI*.

Разрешение 2.9. Задатчики МОГУТ конструироваться без возможности работы в режиме конвейерной адресации (например, они МОГУТ ждать освобождения отвечающим исполнителем линий DTACK* и BERR*, прежде чем установить AS* низким для следующего цикла).

2.5 Получение нрава на использование шины пересылки данных

Правило 2.19. Прежде чем пересылать какие-либо данные по тине, задатчик ДОЛЖЕН ПОЛУЧИТЬ разрешение на ее использование, как описано в разделе 3.

Шина пересылки данных может потребоваться нескольким задатчикам одновременно. Процесс, определяющий, какой задатчик сможет использовать шину пересылки данных, называется арбитражем и рассматривается в разделе 3. Поскольку арбитраж тесно связан с работой шины пересылки данных, он кратко описывается и здесь.

На рисунке 2.11 представлены два примера, показывающие возможные последовательности событий, когда задатчик (названный «задатчик А») заканчивает использование шины пересылки данных и разрешает арбитраж.

Пример 1. Арбитраж во время последней пересылки данных

Задктчж А яствгыушт Задатчи» В испояыуят

шину пврасыгвм данных шину гыртылы дашь»

1_________

Зато, Счятывинмв Оннтыванио Запись

Рисунок 2.11, лист I — Последовательность смены задатчика шины пересылки данных

37

ГОСТ Р МЭК 821-2000

Пример 2. Арбитраж после последней пересылки данных

Задатчик А иОюШ^гет шы ну гмдамижм данных

Задатчик В использует дмнупцжмлшданнык

Зел Acs I счктычнн»

В примере 1 задатчик А еще в процессе своей последней пересылки показывает, что шина пересылки данных ему больше ненужна. Он делает это с помощью своего запросчика, который освобождает ситальную линию занятости шины (BBSY*). Так как задатчик А заранее уведомляет о скором освобождении шины пересылки данных, арбитраж осуществляется во время последней пересылки. Арбитраж заканчивается, и задатчику В предоставляется разрешение на использование шины пересылки данных до того, как задатчик ?\ закончит свои никл, но он ждет, пока задатчик Л не освободит линию AS*. Это гарантирует, что задатчик В не начнет управление шиной пересылки данных прежде, чем задатчик А не закончит свою последнюю пересылку.

В примере 2 задатчик.Л ожидает завершения последней пересылки данных (то есть, когда линия AS* будет освобождена), прежде чем освободить BBSY*. В этом случае шина пересылки данных не используется во время выполнения арбитража. Задатчику В затем предоставляется право на использование шины. и. поскольку AS* уже высокий, он начнет немедленно использовать шину пересылки данных.

Правило 2.20. Как только запросчик задатчика освобождает линию BBSY*. этот задатчик НЕ ДОЛЖЕН ПЕРЕКЛЮЧАТЬ AS* с высокого уровня на низкий, то есть НЕ ДОЛЖЕН НАЧИНАТЬ новый цикл до получения его запросчиком нового разрешения на использование шины.

2.6 Правила и замечания по временнйм соотношениям сигналов шины пересылки данных

Данный подраздел содержит правила и замечания по временнйм соотношениям, которые определяют поведение задатчиков и исполнителей. Эта информация о временнйх соотношениях дается в виде рисунков и таблиц.

Таблица 2.17 содержит перечень временнйх диаграмм, которые определяют работу задатчика, исполнителя и адресного монитора.

Таблица 2.18 вводит мнемонические обозначения, употребляемые в данном подразделе.

Таблицы 2.19—2.21 определяют использование сигналов шины пересылки данных.

Таблицы 2.22—2.27 устанавливают значения параметров временнйх соотношений сигналов шины пересылки данных (ссылочные номера, употребляемые в таблицах 2.24—2.27. соответствуют номерам параметров временнйх соотношений в таблицах 2.22 и 2.23).

38

ГОСТ Р МЭК 821-2000

Таблица 2.17 — Перечень временных диаграмм, определяющих работу задатчиков, отвечающих исполнителей и адресных мониторов (временна? параметры указаны в таблице 2.22)

39

ГОСТ Р МЭК 821-2000

Окончание таблицы 2.17

Таблицы 2.19-2.21 показывают, как различные сигнальные линии шины пересылки данных используются для широковещательной пересылки адресов и для пересылки данных. Эти таблицы связаны с различными временними диаграммами, которые следуют далее. Для обеспечения компак* тности этих таблиц употребляются мнемонические обозначения, описывающие, когда и в какое состояние устанавливаются различные сигнальные линии. Эти мнемонические обозначения определены в таблице 2.18. Во второй графе (Описание) этой таблицы наряду с русским приведен и английский эквивалент, объясняющий образование мнемонических обозначений в первой графе.

Таблица 2.18 — Определение .мнемонических обозначений, употребляемых и таблицах 2.19—2.21

41)

Окончание таблицы 2. IS

ГОСТ РМЭК 821-2000

Т а б л и и а 2.19 — Использование адресных линий для выбора четырехбайтовой группы

3-1- 1644

41

ГОСТ Р МЭК 821-2000

Таблица 2.20 — Использование DSO”, DSI*. AOI и LWORD* во время различных циклон

42

Окончание таблицы 2.20

ГОСТ Р МЭК 821-2000

Таблица 2.21 — Использование линий данных для пересылки данных

J-r

43

ГОСТ Р МЭК 821-2000

Продолжение таблицы 2.21

44

Окончание таблицы 2.21

ГОСТ РМЭК 821-2000

Табл и н а 2.22 — Значения параметров временнйх соотношений для задатчика, исполнителя и адресного монитора

J-Z- 1614

45

ГОСТ Р МЭК 821-2000

Окончание таблицы 2.22

Примечание— Т — значение тайм-аута в микросекундах.

Таблица 2.23 — Значения параметров временных соотношений для шинного таймера

Таблиц а 2.24 — Задатчик. Правила и замечания по временном соотношениям

46

ГОСТ Р МЭК 821-2000

Продолжение таблицы 2.24

3-2’

47

ГОСТ Р МЭК 821-2000

Продолжение таблицы 2.24

Окончание таблицы 2.24

ГОСТ РМЭК 821-2000

Таблица 2.25 — Исполнитель. Правила и замечания ио временнйм соотношениям

3-5- 1644

49

ГОСТ Р МЭК 821-2000

Продолжение таблииы 2.25

50

Окончание таблицы 2.25

ГОСТ Р МЭК 821-2000

з-м

51

ГОСТ Р МЭК 821-2000

Таблица 2.26 — Адресный монитор. Замечания по временным соотношениям

52

ГОСТ РМЭК 821-2000

Таблица 2.27 — Шинный таймер. Правила по временнйм соотношениям

Рисунки 2.12—2.15 содержат временное диаграммы к правилам и соотношениям, связанным с широковещательной пересылкой адреса.

замечаниям по временнйм

Значения напряжения пороговых уровней указаны в вольтах

Рисунок 2.12 — Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

(Все типы циклов)

53

ГОСТ Р МЭК 821-2000

Значения напряжения пороговых уровней указаны в вольтах

Примечание — ike значения параметров в наносекундах.

Рисунок 2.13 — Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и .АДРЕСНЫЙ МОНИТОР.

(Пересылка одного четного байта: пересылка одного нечетною байта; двухбайтовые пересылки; четырехбайтовые пересылки; невыровненные пересылки)

54

ГОСТ Р МЭК 821-2000

Значения напряжения пороговых уровней указаны в вольтах

Рисунок 2.14 — Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Однобайтовые блочные пересылки; двухбайтовые блочные пересылки: четырехбайтовые блочные пересылки)

55

ГОСТ Р МЭК 821-2000

Значения напряжения пороговых уровней указаны в вольтах

Примечание — Ike значения параметров в наносекундах.

Рисунок 2.15 — Временная диаграмма широковещательной пересылки адреса.

ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

(Однобайтовые циклы Чтение—Модификация—Запись; двухбайтовые циклы Чтение—Модификация—Запись; четырсхбайтовыс циклы Чтение—Модификация—Запись)

56

ГОСТ РМЭК 821-2000

Рисунки 2.16—2.21 содержат временное диаграммы к правилам и замечаниям по временнйм соотношениям для задатчиков, исполнителей и адресных мониторов в части никла, связанной с пересылкой данных.

Эжена напряжения пороговых уровней уповны ■ ватагах

Примечания

I Ike значения параметров в наносекундах.

2 Т — значение тайм-аута в микросекундах.

Рисунок 2.16. лист I — Временная диаграмма пересылки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

(Считывание байта (0): счит ывание байга (1); считывание байта (2); считывание байта (3); считывание байтов (0—2); считывание байтов (1—3); однобайтонос блочное считывание)

57

ГОСТ Р МЭК 821-2000

Значения напряжения пороговых уровней указаны о вольтах

Примечания

I Все значения параметров в наносекундах.

2 Т — значение тайм-аута в микросекундах.

Рисунок 2.16, лист 2

58

ГОСТ РМЭК 821-2000

АВ*

WWTE*

□ад*

D8B"

D00-D31

DTACK* BERK*

Для циклив стенного сннтьвиввия ■отшить пересыли* лвмык (см. ЛИСТ 2 Р«У**)

Для 1Г шов мпывамм , цмоанвг

ЧОООЛНИТШШг Г*®'* ных

ПфВСЫЛЖ

Ф

Ш

&WWHM напряшпии порогамия уровней указаны в аогвлм

Рисунок 2.17. лист 1 — Временная диаграмма пересылки данных.

ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

(Считывание байтов (0—1); считывание байтов (2—3); считывание байтов (0—3); считывание байтов (1—2);

двухбайтовое блочное считывание: четырсхбайтовос блочное считывание)

59

ГОСТ Р МЭК 821-2000

I Все значения параметрон н наносекундах.

2 Г- значение тайм-ара в микросекундах.

Рисунок 2.17, лист 2

60

ГОСТ РМЭК 821-2000

Значении шфомм псрооаых уровней ушаны ■ авт мах

Рисунок 2.18, лист I — Временная диаграмма пересылки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и .АДРЕСНЫЙ МОНИТОР.

(Запись байта (0); запись байта (I); запись банта (2); запись банта (3); запись байтов (0—2); запись байтов (1—3); однобайтовая блочная запись)

61

ГОСТ Р МЭК 821-2000

3«№М трпаи пороговых уровней ум»ы в волы»

Примечания

I Все значения параметрон в наносекундах.

2 Г — значение тайм-аута в микросекундах.

Рисунок 2.IS. аист 2

62

ГОСТ Р МЭК 821-2000

I Все значения параметрон н наносекундах.

2 Т— значение тайм-аута в микросекундах.

Рисунок 2.19. лист I — Временная диаграмма пересылки данных. ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

(Запись байтов (0—1); запись байтов (2—3); запись байтов (0—3); запись байтов (1—2); двухбайтовая блочная запись; четырехбайтовая блочная запись)

63

ГОСТ Р МЭК 821-2000

I Все значения параметрон в наносекундах. 1 Т — значение тайм-аута в микросекундах.

Рисунок 2.19, лист 2

М

ГОСТ Р МЭК 821-2000

И р и м с ч а н и я

I Все значения параметров в наносекундах.

1 Т — значение тайм-аута в микросекундах.

Рисунок 2.20 — Временная диаграмма пересылки данных.

ЗАДАТЧИК. ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР.

(Однобайтовый цикл Чтение—.Модификация—Запись)

4-1-164*

65

ГОСТ Р МЭК 821-2000